CN103308932B

CN103308932B - 基于宽带射频直接技术的单片多模导航芯片

Info

Publication number: CN103308932B
Application number: CN201310201232.9A
Authority: CN
Inventors: 朱家兵; 李知方; 马宏星; 汪宏志; 龚晓华
Original assignee: CETC 38 Research Institute
Current assignee: Zhongdian Technology (hefei) Micro Bo Information Development Co Ltd
Priority date: 2013-05-28
Filing date: 2013-05-28
Publication date: 2015-04-29
Anticipated expiration: 2033-05-28
Also published as: CN103308932A

Abstract

针对现有导航芯片均为两片机的结构，存在芯片面积大、功耗高且性能差的技术难题。本发明提供一种基于宽带射频直接技术的单片多模导航芯片，由CPU单元、内存控制单元、导航IP单元、外设单元和AMBA总线组成；外设单元包括GPIO接口单元、UART接口单元、SPI接口单元；I²C接口单元、计时器Timer、实时时钟RTC、看门狗WDT和中断控制器INTC。本发明的有益技术效果是：综合考虑目前四大导航卫星信号特点，构建出具单芯片的、可以接收多模种类GNSS导航信号的一体化芯片；本产品具有集成度高，成本低，功耗小等优点，在导航和通信技术领域里具有应用发展前景。

Description

基于宽带射频直接技术的单片多模导航芯片

技术领域

本发明涉及集成电路制造技术领域，尤其涉及宽带射频技术的单芯片集成电路，具体基于宽带射频直接采样技术的单片多模导航芯片。

背景技术

导航芯片相当于电脑中的CPU，是导航接收机的核心元件，也是导航终端研制的主要成本之一。由于GPS导航系统建设相对成熟和完善，当前市场上的导航终端和芯片大都基于美国的全球定位系统（GPS），但随着北斗导航系统（BD）、格洛纳斯导航系统（GLONASS）和伽利略导航系统（GALILEO）的建设与完善，以及大规模集成电路工艺技术的飞速发展，为同时兼容GPS、BD、GLONASS和GALILEO的单片多模导航芯片实现集成提供了可能。单片多模导航芯片不仅可以改善导航芯片的定位性能，同时有助于提高导航芯片的集成度，降低终端的研制成本和待机功耗，因此单片多模导航芯片是未来导航芯片的发展方向。

传统的导航终端基本上都建立在两片机，即射频前端芯片和基带处理芯片的基础上，采用该架构的传统导航终端的不足之处是集成度不高、接口相对较多、终端研制厂商使用不方便，此外，该结构的导航终端在芯片设计时，由于其射频前端利用超外差体制实现导航信号的接收，导致模拟电路的实现相对复杂。

若在构建单片多模导航芯片时，依旧采用上述传统的解决方案，将使得单片多模导航芯片的模拟射频前端电路变得更加复杂。而且，随着集成电路工艺技术的高速发展，先进的工艺对模拟电路的面积和功耗改善不如数字电路那样明显，因此如何构建具有突破性结构与特征的单片多模导航芯片，改善导航芯片的面积和功耗，提升产品性能，增强产品的市场竞争力，是研制单片多模导航芯片所需要解决的关键技术。

发明内容

针对现有导航芯片都是利用超外差的模拟混频技术先通过射频前端芯片将接收的射频导航信号变换到中频进行采样，然后再与基带处理芯片连接，存在芯片面积大（即设计复杂）、功耗高且产品性能差的技术难题。本发明提供一种基于宽带射频直接技术的单片多模导航芯片，通过射频直接采样技术和软件无线电架构，在单芯片内部实现多模导航，即同时兼容GPS、BD、GLONASS和GALILEO的导航定位功能，提高芯片的集成度，通过接收多载频全球导航卫星系统（Global Navigation Satellite System，GNSS）导航信号，利用“模拟最小化，数字最大化”以及先进的工艺在射频上直接采样，降低芯片的制造成本和芯片的待机功耗；此外由于采用了数字最大化的射频直接采样技术，使得本发明产品的重构能力相对较强，产品升级方便，灵活，在终端产品市场具有竞争力。本发明的具体结构为：

基于宽带射频直接技术的单片多模导航芯片，由CPU单元1、内存控制单元2、导航 IP单元（Navigation IP）3、外设单元4和AMBA总线5组成；其中，AMBA总线5由AHB总线51、APB总线52以及连接AHB总线51与APB总线52的AHB-APB转换桥53组成；CPU单元1、内存控制单元2和导航IP单元3分别与AHB总线51连接；CPU单元1由一个型号为CK610MF的CPU101、一个16K的数据缓冲存储器（D-Cache）12和一个16K的指令缓冲存储器（I-Cache）13组成，CPU单元1负责完成整个芯片的软件系统功能、对导航IP单元3的控制以及定位解算等任务；内存控制单元2由一个只读内存（ROM）21、一个静止存取内存（SRAM）22和一个存储控制器（MMC）23组成，内存控制单元2与CPU单元1之间进行数据交互；导航IP单元3负责将接收的导航信号进行处理并转换得到的电文和伪距信息通过AHB总线51传送给CPU单元1处理，并执行CPU单元1发出的控制指令；

外设单元4包括GPIO接口单元41、UART接口单元42、SPI接口单元43、I²C接口单元44、计时器（Timer）45、实时时钟（RTC）46、看门狗（WDT）47和中断控制器（INTC）48，外设单元4内的各模块分别与APB总线52相连接；其中，GPIO接口单元41为本产品与外界交互的测试接口；UART接口单元42是PVT（Position Velocity and Time）信息输出以及外界控制命令输入的主要通道，采用标准的NMEA-0183协议，与导航设备的导航模块接口相兼容；SPI接口单元43为片外串行FLASH接口，负责将初始化软件的代码加载进入静止存取内存（SRAM）22，确保CPU单元1的正常运行；I²C接口单元44外接型号为LP8720的外部电源管理芯片，通过I²C接口单元44实现CPU单元1与本发明创造之外的外部电源管理芯片的通讯，从而实现芯片的低功耗功能；计时器（Timer）45承担时间定时的功能；实时时钟（RTC）46承担本产品的时间信息功能；看门狗（WDT）47承担防止CPU单元1在执行程序过程中进入死循环的功能；中断控制器（INTC）48负责解决APB总线52的资源占用冲突问题，当外设单元4中除中断控制器（INTC）48外的各模块需要使用APB总线52时，必须向中断控制器（INTC）48发出中断申请，中断控制器（INTC）48根据外设单元4内各模块的优先级别高低给予相应的响应，实现对APB总线52的共享。

本发明的有益技术效果是

本产品综合考虑目前四大导航卫星信号特点，构建出具单芯片的、可以接收多模种类GNSS导航信号的一体化芯片，通过宽带射频直接采样技术提高导航芯片的集成度和改善芯片功耗，构建出符合宽带采样要求的采样率，完成多模GNSS导航信号的采样、数字下变频和滤波抽取，获得对应导航信号的基带信号。本发明利用软件无线电的思想，实现在单芯片内完成多模式全频段GNSS卫星导航信号的集成接收，由于采用数字最大化，模拟最小化技术，具有集成度高，成本低，功耗小等优点，在导航和通信技术领域里具有应用发展前景。

附图说明

图1是本发明的结构框图。

图2是图1中导航IP单元的结构框图。

图3是经过LNA单元D1放大后的GNSS导航信号示意图。

图4是带通滤波单元D2的频率响应示意图。

图5是通滤波处理后GNSS导航信号的时域波形示意图。

图6是射频放大处理后GNSS导航信号的时域波形示意图。

图7是抗饱和处理后的GNSS导航信号的时域波形示意图。

图8是图2所示导航设备进行数字下变频处理的原理框图。

图9是图2所示导航设备进行基带处理的原理框图。

图中序号为：CPU单元1、内存控制单元2、导航 IP单元（Navigation IP）3、外设单元4、AMBA总线5、CPU11、数据缓冲存储器（D-Cache）12、指令缓冲存储器（I-Cache）13、只读内存（ROM）21、静止存取内存（SRAM）22、存储控制器（MMC）23、GPIO接口单元 41、UART接口单元42、SPI接口单元43、I²C接口单元44、计时器（Timer）45、实时时钟（RTC）46、看门狗（WDT）47、中断控制器（INTC）48、AHB总线51、APB总线52、AHB-APB转换桥（AHB-APB Bridge）53、天线单元D0、低噪声放大单元D1、带通滤波单元D2、射频放大单元D3、抗饱和单元D4、射频采样单元D5、数字下变频单元D6、基带处理单元D7、第一数字下变频子单元D61、第二数字下变频子单元D62、第三数字下变频子单元D63、第四数字下变频子单元D64、第一基带处理子单元D71、第二基带处理子单元D72、第三基带处理子单元D73、第四基带处理子单元D74。

具体使用方法

现结合附图对本发明的结构原理进一步阐述。

参见图1，基于宽带射频直接技术的单片多模导航芯片，由CPU单元1、内存控制单元2、导航 IP单元3、外设单元4和AMBA总线5组成；其中，AMBA总线5由AHB总线51、APB总线52以及连接AHB总线51与APB总线52之间的AHB-APB转换桥53组成；CPU单元1、内存控制单元2和导航IP单元3分别与AHB总线51连接；CPU单元1由一个型号为CK610MF的CPU11、一个16K的数据缓冲存储器（D-Cache）12和一个16K的指令缓冲存储器（I-Cache）13组成，CPU单元1负责完成整个芯片的软件系统功能、对导航IP的控制以及定位解算等任务；内存控制单元2由一个只读内存（ROM）21、一个静止存取内存（SRAM）22和一个存储控制器（MMC）23组成，只读内存21和静止存取内存22分别与存储控制器23相连接，存储控制器23与AHB总线51相连接，内存控制单元2与CPU单元1之间进行数据交互；

导航IP单元3包括射频接收和基带处理两大部分，负责将接收的导航信号进行放大、滤波、采样、信道化以及基带处理得到电文和伪距信息通过AHB总线51传送给CPU单元1处理，并执行CPU单元1发出的控制指令；

外设单元4包括GPIO接口单元41、UART接口单元42、SPI接口单元43、I²C接口单元44、计时器（Timer）45、实时时钟（RTC）46、看门狗（WDT）47和中断控制器（INTC）48，外设单元4内的各模块分别与APB总线52相连接；其中，GPIO接口单元41为本产品与外界交互的测试接口；UART接口单元42是PVT信息输出以及外界控制命令输入的主要通道，采用标准的NMEA-0183协议，与导航设备的导航模块接口相兼容；SPI接口单元43为片外串行FLASH接口，负责将初始化软件的代码加载进入静止存取内存22，确保CPU单元1的正常运行；I²C接口单元44外接型号为LP8720的外部电源管理芯片，通过I²C接口单元44实现CPU单元1与外部电源管理芯片，从而实现芯片的低功耗功能；计时器（Timer）45承担时间定时的功能；实时时钟（RTC）46承担本产品的时间信息功能；看门狗（WDT）47承担防止CPU单元1在执行程序过程中进入死循环的功能；中断控制器（INTC）48负责解决APB总线52的资源占用冲突问题，当外设单元4中除中断控制器（INTC）48外的各模块需要使用APB总线52时，必须向中断控制器（INTC）48发出中断申请，中断控制器（INTC）48根据外设单元4内各模块的优先级别高低给予相应的响应，实现对APB总线52的共享。

参见图2，导航 IP单元3由依次串联的天线单元D0、低噪声放大单元（LNA单元）D1、带通滤波单元D2、射频放大单元D3、抗饱和单元D4、射频采样单元D5、数字下变频单元D6和基带处理单元D7组成；其中，数字下变频单元D6由第一数字下变频子单元D61、第二数字下变频子单元D62、第三数字下变频子单元D63和第四数字下变频子单元D64组成；基带处理单元D7由第一基带处理子单元D71、第二基带处理子单元D72、第三基带处理子单元D73和第四基带处理子单元D74组成；射频采样单元D5的信号输出端分别与第一数字下变频子单元D61、第二数字下变频子单元D62、第三数字下变频子单元D63和第四数字下变频子单元D64的输入端相连接；第一数字下变频子单元D61的输出端与第一基带处理子单元D71的输入端相串接，第二数字下变频子单元D62的输出端与第二基带处理子单元D72的输入端相串接，第三数字下变频子单元D63的输出端与第三基带处理子单元D73的输入端相串接，第四数字下变频子单元D64的输出端与第四基带处理子单元D74的输入端相串接；第一基带处理子单元D71、第二基带处理子单元D72、第三基带处理子单元D73和第四基带处理子单元D74的信号输出端分别与AHB总线51相连接；。

首先，天线单元D0接收到（GNSS导航信号）通过一个频率在1.1GHz-1.65GHz的 L波段的LNA单元D1后成为被预放大的GNSS导航信号，此时LNA噪声系数为1.0、增益为30分贝，图3即为经过LNA单元D1放大后的GNSS导航信号；经过LNA单元D1预放大的GNSS导航信号通过图4所示的带通滤波单元D2进行滤波，在带通滤波单元D2中对需要的GNSS导航信号进行选通，同时对干扰信号进行抑制，其处理后的结果如图5所示；由于经过带通滤波单元D2后的GNSS导航信号比噪声弱，因此需要依次通过射频放大单元D3将此时的GNSS导航信号再次进行放大处理，其增益为35分贝；由于自天线单元D0至射频放大单元D3的增益总计有65分贝，且射频采样单元D5的动态有限，导致带内的干扰信号被放大饱和、产生高次谐波，出现折叠现象，造成后续基带处理时难以捕获GNSS导航信号，详见图6；故必须在射频放大单元D3和射频采样单元D5之间串联一个抗饱和单元D4，解决可能出现的由强干扰放大导致的采样饱和问题，经过抗干扰饱和单元D4处理后的GNSS导航信号如图7所示；随后经过抗饱和处理的GNSS导航信号被送入射频采样单元D5对噪声进行分层，射频采样单元D5选择一个合适的采样频率对GNSS导航信号进行欠采样，采用欠采样方案目的是降低芯片功耗，采样频率选择时，需要保证GNSS导航信号折叠后彼此不交叠，且相互间保留适当的频率间隔，便于后续处理；经过射频采样单元D5采样处理后的GNSS导航信号通过数字下变频单元D6进入全数字处理领域：首先需要在进行去载频和降低数据率，即进行数字下变频处理，其处理框图如图8所示：首先将采样的射频信号分成两路，然后与NCO产生对应的正交载频信号相乘，再利用FIR低通滤波器滤波，选取差频部分即为基带信号，由于处理的速率较高，因此需要进行抽取，以获得所需要的基带信号速率，实际上FIR滤波和抽取可以合并处理；由于是全数字处理，因此可以通过选取不同的参数，来重构不同的NCO和滤波器以及抽取系数，完成多模GNSS导航信号的基带分选，具有较强的灵活性。

经过数字下变频与基带处理后的GNSS导航信号再送入基带处理单元D7进行后续处理，在基带处理单元D7中的任务主要是获取接收机位置、速度和时间信息（PVT），其处理框图如图9所示；和常规的基带处理导航芯片基本相似，首先需要通过相关完成卫星捕获，将捕获的卫星信息、粗略的伪距和多普勒信息提供给码环和载波跟踪环，完成伪距和多普勒信息的动态更新和精确测量，在导航电文的辅助下，由CPU进行PVT解算，最终获取PVT的准确信息输出；图9中和常规的基带处理导航芯片差别是：由于方案采样射频直接采样，即一个码片采样了很多个样本点，因此其码环跟踪时，采用了高斯内插技术来估计伪距的准确位置，此方法优点是可以实现码环跟踪启动时，快速收敛；通过AHB总线51将基带处理单元D7的处理结果传递至CPU单元1进行数据处理，并由与外设单元4相连接的人机交互设备显示出来。

Claims

1.基于宽带射频直接技术的单片多模导航芯片，其特征在于，由CPU单元(1)、内存控制单元(2)、导航IP单元(3)、外设单元(4)和AMBA总线(5)组成；其中，AMBA总线(5)由AHB总线(51)、APB总线(52)以及连接AHB总线(51)与APB总线(52)的AHB-APB转换桥(53)组成；

CPU单元(1)、内存控制单元(2)和导航IP单元(3)分别与AHB总线(51)连接；其中，CPU单元(1)由一个型号为CK610MF的CPU(101)、一个16K的数据缓冲存储器(12)和一个16K的指令缓冲存储器(13)组成，CPU单元(1)负责完成整个芯片的软件系统功能、对导航IP单元(3)的控制以及定位解算任务；

内存控制单元(2)由一个只读内存(21)、一个静止存取内存(22)和一个存储控制器(23)组成，内存控制单元(2)与CPU单元(1)之间进行数据交互；

导航IP单元(3)负责将接收的导航信号进行处理并将转换得到的电文和伪距信息通过AHB总线(51)传送给CPU单元(1)处理，并执行CPU单元(1)发出的控制指令；

外设单元(4)包括GPIO接口单元(41)、UART接口单元(42)、SPI接口单元(43)、I²C接口单元(44)、计时器(45)、实时时钟(46)、看门狗(47)和中断控制器(48)，外设单元(4)内的各模块分别与APB总线(52)相连接；其中，GPIO接口单元(41)为本基于宽带射频直接技术的单片多模导航芯片与外界交互的测试接口；

UART接口单元(42)是PVT信息输出以及外界控制命令输入的主要通道，采用标准的NMEA-0183协议，与导航设备的导航模块接口相兼容；

SPI接口单元(43)为片外串行FLASH接口，负责将初始化软件的代码加载进入静止存取内存(22)，确保CPU单元(1)的正常运行；

I²C接口单元(44)负责实现CPU单元(1)与外部电源管理芯片的通讯，实现芯片低功耗功能；

计时器(45)承担时间定时的功能；实时时钟(46)承担本基于宽带射频直接技术的单片多模导航芯片的时间信息功能；

看门狗(47)承担防止CPU单元(1)在执行程序过程中进入死循环的功能；

中断控制器(48)负责解决APB总线(52)的资源占用冲突问题，当外设单元(4)中除中断控制器(48)外的各模块需要使用APB总线(52)时，必须向中断控制器(48)发出中断申请，中断控制器(48)根据外设单元(4)内各模块的优先级别高低给予相应的响应，实现对APB总线(52)的共享。