CN103294631A - 用于平衡接口速率的缓冲存储电路 - Google Patents
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Abstract
本发明公开了一种用于平衡接口速率的缓冲存储电路，包括缓冲存储器，所述的缓冲存储器上设置有若干个数据线接口、多个电源接口、多个接地端和处理器时钟CLK，多个电源接口均接入3.3V电源，多个接地端均接地，处理器时钟CLK上连接有电阻R1，若干个数据线接口接入数据；所述的缓冲存储器上的时钟校验端口CKE接电源。本发明通过上述结构，让以太网接口与E1接口传来的数据包都先放入缓冲存储器中处理，再以合适的速率传输，平衡了以太网接口和E1接口的速率。
Description
技术领域
本发明涉及通信领域，具体涉及用于平衡接口速率的缓冲存储电路。
背景技术
缓冲存储器（Cache）是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要技术。缓冲存储器是介于CPU和主存之间的小容量存储器，但存取速度比主存快。目前主存容量配置几百MB的情况下，缓冲存储器的典型值是几百KB。缓冲存储器能高速地向CPU提供指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。当前随着半导体器件集成度的进一步提高，缓冲存储器已放入到CPU中，其工作速度接近CPU的速度，从而能组成两级以上的缓冲存储器系统。以太网接口与E1接口传来的数据包都先放入缓冲存储器中处理。我们知道以太网接口与E1接口的速率相差很大，在现有技术中还没有使用缓冲存储器的电路中处理，来平衡以太网接口和E1接口的速率，让数据以合适的速率发送。
发明内容
本发明克服了现有技术的不足，提供用于平衡接口速率的缓冲存储电路，让以太网接口与E1接口传来的数据包都先放入缓冲存储器中处理，再以合适的速率传输，平衡了以太网接口和E1接口的速率。
为解决上述的技术问题，本发明采用以下技术方案：用于平衡接口速率的缓冲存储电路，包括缓冲存储器，所述的缓冲存储器上设置有若干个数据线接口、多个电源接口、多个接地端和处理器时钟CLK，多个电源接口均接入3.3V电源，多个接地端均接地，处理器时钟CLK上连接有电阻R1，若干个数据线接口接入数据；所述的缓冲存储器上的时钟校验端口CKE接电源。
进一步的，所述的缓冲存储器上的NC/RFU端口和NC端口均悬空，缓冲存储器上的BA端口接地。
进一步的，所述的缓冲存储器上的端口LDQM与端口SUDQM连接。
进一步的，所述的缓冲存储器上的/WE端口、/CAS端口、/RAS端口和/CS端口依次连接在SUDQM端口、SWE端口、SCAS端口、SRAS端口和SCSN端口上。
进一步的，所述的缓冲存储器型号为K4S161622H。
进一步的，所述的电阻R1为33欧。
与现有技术相比，本发明的有益效果是：
1、 本发明把以太网接口与E1接口传来的数据包都先放入缓冲存储器中处理，将速率差异较大的以太网接口与E1接口的数据信息速率接近平衡，再进行数据传递，数据传递效果更好。
2、 在处理器时钟CLK上连接有电阻R1，用以分掉一部分电压，防止该处电压过大损坏接口。
附图说明
图1为本发明的原理框图。
具体实施方式
下面结合附图对本发明作进一步阐述，本发明的实施例不限于此。
实施例：
如图1所示，本发明包括缓冲存储器，缓冲存储器型号为K4S161622H。本实施例的缓冲存储器上设置有若干个数据线接口、多个电源接口、多个接地端和处理器时钟CLK，多个电源接口均接入3.3V电源，多个接地端均接地，处理器时钟CLK上连接有电阻R1，电阻R1为33欧，若干个数据线接口接入数据。所述的缓冲存储器上的时钟校验端口CKE接电源。其中缓冲存储器上的NC/RFU端口和NC端口均悬空，缓冲存储器上的BA端口接地。缓冲存储器上的端口LDQM与端口SUDQM连接，缓冲存储器上的/WE端口、/CAS端口、/RAS端口和/CS端口依次连接在SUDQM端口、SWE端口、SCAS端口、SRAS端口和SCSN端口上。
首先将以太网接口与E1接口传来的数据包都先放入缓冲存储器中处理，使速率差异很大的以太网接口与E1接口接近平衡以后再进行数据传输，实现以太网接口与E1接口的对接，该电路简单，使用方便。
如上所述便可实现该发明。
Claims (6)
1.用于平衡接口速率的缓冲存储电路，其特征在于：包括缓冲存储器，所述的缓冲存储器上设置有若干个数据线接口、多个电源接口、多个接地端和处理器时钟CLK，多个电源接口均接入3.3V电源，多个接地端均接地，处理器时钟CLK上连接有电阻R1，若干个数据线接口接入数据；所述的缓冲存储器上的时钟校验端口CKE接电源。
2.根据权利要求1所述的用于平衡接口速率的缓冲存储电路，其特征在于：所述的缓冲存储器上的NC/RFU端口和NC端口均悬空，缓冲存储器上的BA端口接地。
3.根据权利要求1所述的用于平衡接口速率的缓冲存储电路，其特征在于：所述的缓冲存储器上的端口LDQM与端口SUDQM连接。
4.根据权利要求1-3任意一项所述的用于平衡接口速率的缓冲存储电路，其特征在于：所述的缓冲存储器上的/WE端口、/CAS端口、/RAS端口和/CS端口依次连接在SUDQM端口、SWE端口、SCAS端口、SRAS端口和SCSN端口上。
5.根据权利要求1所述的用于平衡接口速率的缓冲存储电路，其特征在于:所述的缓冲存储器型号为K4S161622H。
6.根据权利要求1所述的用于平衡接口速率的缓冲存储电路，其特征在于：所述的电阻R1为33欧。
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| CN101854083A (zh) * | 2010-04-30 | 2010-10-06 | 广州合立正通信息网络集成有限公司 | 一种实现电力设备a/d转换协议的自适应装置 |
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Non-Patent Citations (1)
| Title |
|---|
| SUMSUNG: "《16Mb H-die SDRAM Speccification》", 31 August 2004 * |
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