CN103257668A - 使用低速多端口功能单元代替高速功能单元的系统及方法 - Google Patents
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Abstract
本发明公开了一种低速多端口功能单元代替高速功能单元的系统，该系统包括多端口低速功能单元和回复拼接选通单元，其中，多端口低速功能单元的每一个端口接收一组高速时钟请求信号和一个低速时钟，高速时钟主频是低速时钟主频的N倍，N是大于等于1的整数，相邻两个低速时钟之间仅偏移一个高速时钟周期，多端口低速功能单元将处理后的多端口输出信号经由回复拼接选通单元合成一组高速信号返回高速时钟域。该方案通过多端口分时复用的方法，简便地替代了高速功能单元模块，为某些高速功能单元模块的设计提供了一种较为简单的方法。
Description
技术领域
本发明涉及高速功能单元设计问题，特别涉及一种使用低速多端口功能单元代替高速功能单元的系统及方法。
背景技术
高速功能单元可以在同一时间内提供大量的数据传输和处理能力，随着集成电路设计工艺的不断发展，单个与非门的延迟越来越小，整个芯片的主频越来越高；而对于某些功能单元来说，高速的主频提高了芯片设计的复杂程度，对芯片设计者提出了严重的考验。
另外随着芯片商用设计体系的不断成熟化，越来越多的设计使用购买的IP单元来提高整个芯片的设计速度，减少在不熟悉领域的精力和金钱投入，增加整个芯片的可靠性。在这种情况下由于IP单元内部结构固定，而且相对于外部为一个简单的黑盒子，修改困难，导致无法对内部单元进行修改减少延迟。这种情况下，相对低速的IP单元和相对高速的内核单元无法兼容，拉低了整个芯片的设计性能。
为解决上述提到的问题，很多设计者不得不使用多套资源进行时分复用的方式来实现，如芯片设计中的多个DDR单元或Flash单元。这种情况下，虽然有机会保证数据供给的速度，但又引入了数据一致性，竞争等多种问题；并且由于多个单元每个单元内部电路缺少复用，大大的增加了面积和功耗开销。
发明内容
有鉴于此，本发明提出一种使用低速多端口功能单元代替高速功能单元的系统及方法，通过多端口分时复用的方法，简便地替代了高速功能单元模块，为某些高速功能单元模块的设计提供了一种较为简单的方法。
本发明提出了一种低速多端口功能单元代替高速功能单元的系统，该系统包括多端口低速功能单元和回复拼接选通单元，其中，多端口低速功能单元的每一个端口接收一组高速时钟请求信号和一个低速时钟，高速时钟主频是低速时钟主频的N倍，N是大于等于1的整数，相邻两个低速时钟之间仅偏移一个高速时钟周期，多端口低速功能单元将处理后的多端口输出信号经由回复拼接选通单元合成一组高速信号返回高速时钟域。
其中，高速时钟为CLKH，低速时钟为CLKL0，CLKL1，CLKL2，……，CLKLN-1共N个，其中CLKL0的第一个时钟上升沿与CLKH的第一个时钟上升沿同时出现，CLKL1的时钟第一个上升沿与CLKH的第二个时钟上升沿同时出现，CLKL2的第一个时钟上升沿与CLKH的第三个时钟上升沿同时出现，依此类推，CLKLN-1的第一个时钟上升沿与CLKH的第N个时钟上升沿同时出现，CLKL0的第二个时钟上升沿与CLKH的第N+1个时钟上升沿同时出现，依此反复下去，每一个高速时钟上升沿所对应的信号都有低速时钟的上升沿信号相对应。
其中，高速时钟下的请求信号组在每一个高速时钟上升沿发生改变，而当每次改变时，都会对应一个低速时钟的上升沿对该信号进行采集，并输入多端口低速时钟的一个端口。
其中，高速时钟请求信号为Req0至ReqK-1共K个，K是大于等于1的整数，其中Req0被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中，Req1被低速时钟CLKL2域的寄存器采集，进入CLKL2域所包含的请求信号中，Req2被低速时钟CLKL3域的寄存器采集，进入CLKL3域所包含的请求信号中，依此类推，ReqN-1被低速时钟CLKL0域的寄存器采集，进入CLKL0域所包含的请求信号中，ReqN被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中，如此反复工作保证高速信号域的信号无误的进入低速多端口功能单元。
本发明还提出了一种低速多端口功能单元代替高速功能单元的方法，该方法包括：多端口低速功能单元的每一个端口接收一组高速时钟请求信号和一个低速时钟，高速时钟主频是低速时钟主频的N倍，N是大于等于1的整数，相邻两个低速时钟之间仅偏移一个高速时钟周期，多端口低速功能单元将处理后的多端口输出信号经由回复拼接选通单元合成一组高速信号返回高速时钟域。
附图说明
图1为本发明使用低速多端口功能单元代替高速功能单元的装置结构图；
图2为所举实例的多时钟逻辑关系图；
图3为所举实例的多时钟逻辑关系约束关系；
图4为所举实例的请求信号组逻辑图；
图5为所举实例的各回复信号组逻辑图。
具体实施方式
下面将详细描述本发明的各个具体构成部分和实现细节。为方便描述本发明的技术方案，以下参照附图进行详细说明。
本发明引入了低速多端口这一概念，每一组端口伴随着相对应的时钟信号，在不同时钟触发沿出现的时候处理本端口的信号，多组端口协同工作，根据时钟之间的相位时序关系将多组信号恢复到高时钟域进行处理。
图1为本发明使用低速多端口功能单元代替高速功能单元的系统的结构图，参照图1，该系统包含：多端口低速功能单元101，可选的高速请求分发单元102和回复拼接选通单元103。
如果高速时钟主频是低速时钟主频的N倍，在该装置中，将高速时钟请求信号104输入到可选的高速请求分发单元102；N个低速时钟100(相邻两个低速时钟之间仅偏移一个高速时钟周期)，被根据多路低速时钟相位的关系发送到不同的多端口低速功能单元101不同的端口处，每一个端口包括一组由高速请求分发单元102分发后的高速时钟请求信号105和一个低速时钟，多端口低速功能单元101处理后的多端口输出信号106经由回复拼接选通单元103合成一组高速信号107返回高速时钟域。只要将N个低速时钟100的采集沿分别对应上高速时钟的采集沿即可完成对每个高速时钟请求信号进行全面的处理。
一般来说，低速时钟组100中的低速时钟主频一致，高速时钟主频是低速时钟主频的整数倍N，N是大于等于1的整数，则低速时钟组一般来说包含N个不同相位的低速时钟，每个低速时钟之间差一个高速时钟周期的相位。
高速时钟为CLKH，低速时钟为CLKL0，CLKL1，CLKL2，……，CLKLN-1，其中CLKL0的第一个时钟上升沿与CLKH的第一个时钟上升沿同时出现，CLKL1的时钟第一个上升沿与CLKH的第二个时钟上升沿同时出现，CLKL2的第一个时钟上升沿与CLKH的第三个时钟上升沿同时出现，依此类推，CLKLN-1的第一个时钟上升沿与CLKH的第N个时钟上升沿同时出现，CLKL0的第二个时钟上升沿与CLKH的第N+1个时钟上升沿同时出现，依此反复下去，每一个高速时钟上升沿所对应的信号都有低速时钟的上升沿信号相对应。
高速时钟请求信号为Req0至ReqK-1共K个，K是大于等于1的整数，其中Req0被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中，Req1被低速时钟CLKL2域的寄存器采集，进入CLKL2域所包含的请求信号中，Req2被低速时钟CLKL3域的寄存器采集，进入CLKL3域所包含的请求信号中，依此类推，ReqN-1被低速时钟CLKL0域的寄存器采集，进入CLKL0域所包含的请求信号中，ReqN被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中，如此反复工作保证高速信号域的信号无误的进入低速多端口功能单元。
下面将以一个4端口的存储器、高速时钟主频是低速时钟主频的4倍的情况为实例，进一步阐述本发明的工作原理。
根据图2可以看到，高速时钟可将其命名为CLKH，低速时钟分别为CLKL0，CLKL1，CLKL2和CLKL3。图2和图3的表格阐述了各时钟之间的关系，CLKL0的第一个时钟上升沿与CLKH的第一个时钟上升沿同时出现，CLKL1的时钟第一个上升沿与CLKH的第二个时钟上升沿同时出现，CLKL2的第一个时钟上升沿与CLKH的第三个时钟上升沿同时出现，CLKL3的第一个时钟上升沿与CLKH的第四个时钟上升沿同时出现，CLKL0的第二个时钟上升沿与CLKH的第五个时钟上升沿同时出现，依此反复下去，保证每一个高速时钟上升沿所对应的信号都有低速时钟的上升沿信号相对应，反之亦然。这样的关系保证每一个高速时钟的信号变化都能被一个低速时钟域采集到，并且只能被一个低速时钟域采集到，该特点保证了多端口低速功能单元对高速变化请求信号的充足的处理能力。整个请求结构(即可选的高速请求分发单元到多端口低速功能单元)的工作过程如图4所示，高速时钟下的请求信号组在每一个高速时钟上升沿发生改变，而当每次改变时，都会对应一个低速时钟的上升沿对该信号进行采集，并输入多端口低速时钟的一个端口。其具体工作表示为：Req0被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中；Req1被低速时钟CLKL2域的寄存器采集，进入CLKL2域所包含的请求信号中；Req2被低速时钟CLKL3域的寄存器采集，进入CLKL3域所包含的请求信号中；Req3被低速时钟CLKL0域的寄存器采集，进入CLKL0域所包含的请求信号中；Req4被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中；如此反复工作保证高速信号域的信号无误的进入低速多端口功能单元。高速时钟请求信号的数量在此仅以5个为例进行说明，该数量可以是任意整数个，且处理方式与上述情况完全相同。
整个回复结构(即多端口低速功能单元到回复拼接选通单元)的工作过程如图5所示，每一个低速时钟下的回复信号在每一个低速时钟上升沿发生改变，被相对应的高速时钟采集，并成为高速时钟域信号输出。其具体工作表示为：Resp0由低速时钟CLKL1域的寄存器产生，被第二个CLKH上升沿采集处理；Resp1由低速时钟CLKL2域的寄存器产生，被第三个CLKH上升沿采集处理；Resp2由低速时钟CLKL3域的寄存器产生，被第四个CLKH上升沿采集处理；Resp3由低速时钟CLKL0域的寄存器产生，被第五个CLKH上升沿采集处理；Resp4由低速时钟CLKL1域的寄存器产生，被第六个CLKH上升沿采集处理；如此反复工作保证低速时钟的输出信号无缝的拼接成高速时钟信号。
在此仅以N是4为例进行了说明，当N是其他数的时候，处理原理是完全相同的。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种低速多端口功能单元代替高速功能单元的系统，该系统包括多端口低速功能单元(101)、可选的高速请求分发单元(102)和可选的回复拼接选通单元，其中，多端口低速功能单元的每一个端口接收一组高速时钟请求信号和一个低速时钟，高速时钟主频是低速时钟主频的N倍，N是大于等于1的整数，相邻两个低速时钟之间仅偏移一个高速时钟周期，多端口低速功能单元将处理后的多端口输出信号经由回复拼接选通单元合成一组高速信号返回高速时钟域。
2.根据权利要求1所述的系统，其特征在于，N个低速时钟的采集沿分别对应高速时钟的采集沿以完成对每个高速时钟请求信号的处理。
3.根据权利要求2所述的系统，其特征在于，高速时钟为CLKH，低速时钟为CLKL0，CLKL1，CLKL2，……，CLKLN-1共N个，其中CLKL0的第一个时钟上升沿与CLKH的第一个时钟上升沿同时出现，CLKL1的时钟第一个上升沿与CLKH的第二个时钟上升沿同时出现，CLKL2的第一个时钟上升沿与CLKH的第三个时钟上升沿同时出现，依此类推，CLKLN-1的第一个时钟上升沿与CLKH的第N个时钟上升沿同时出现，CLKL0的第二个时钟上升沿与CLKH的第N+1个时钟上升沿同时出现，依此反复下去，每一个高速时钟上升沿所对应的信号都有低速时钟的上升沿信号相对应。
4.根据权利要求3所述的系统，其特征在于，高速时钟下的请求信号组在每一个高速时钟上升沿发生改变，而当每次改变时，都会对应一个低速时钟的上升沿对该信号进行采集，并输入多端口低速时钟的一个端口。
5.根据权利要求4所述的系统，其特征在于，高速时钟请求信号为Req0至ReqK-1共K个，K是大于等于1的整数，其中Req0被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中，Req1被低速时钟CLKL2域的寄存器采集，进入CLKL2域所包含的请求信号中，Req2被低速时钟CLKL3域的寄存器采集，进入CLKL3域所包含的请求信号中，依此类推，ReqN-1被低速时钟CLKL0域的寄存器采集，进入CLKL0域所包含的请求信号中，ReqN被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中，如此反复工作保证高速信号域的信号无误的进入低速多端口功能单元。
6.一种低速多端口功能单元代替高速功能单元的方法，该方法包括：多端口低速功能单元的每一个端口接收一组高速时钟请求信号和一个低速时钟，高速时钟主频是低速时钟主频的N倍，N是大于等于1的整数，相邻两个低速时钟之间仅偏移一个高速时钟周期，多端口低速功能单元将处理后的多端口输出信号经由回复拼接选通单元合成一组高速信号返回高速时钟域。
7.根据权利要求6所述的方法，其特征在于，N个低速时钟的采集沿分别对应高速时钟的采集沿以完成对每个高速时钟请求信号的处理。
8.根据权利要求7所述的系统，其特征在于，高速时钟为CLKH，低速时钟为CLKL0，CLKL1，CLKL2，……，CLKLN-1共N个，其中CLKL0的第一个时钟上升沿与CLKH的第一个时钟上升沿同时出现，CLKL1的时钟第一个上升沿与CLKH的第二个时钟上升沿同时出现，CLKL2的第一个时钟上升沿与CLKH的第三个时钟上升沿同时出现，依此类推，CLKLN-1的第一个时钟上升沿与CLKH的第N个时钟上升沿同时出现，CLKL0的第二个时钟上升沿与CLKH的第N+1个时钟上升沿同时出现，依此反复下去，每一个高速时钟上升沿所对应的信号都有低速时钟的上升沿信号相对应。
9.根据权利要求8所述的方法，其特征在于，高速时钟下的请求信号组在每一个高速时钟上升沿发生改变，而当每次改变时，都会对应一个低速时钟的上升沿对该信号进行采集，并输入多端口低速时钟的一个端口。
10.根据权利要求9所述的方法，其特征在于，高速时钟请求信号为Req0至ReqK-1共K个，K是大于等于1的整数，其中Req0被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中，Req1被低速时钟CLKL2域的寄存器采集，进入CLKL2域所包含的请求信号中，Req2被低速时钟CLKL3域的寄存器采集，进入CLKL3域所包含的请求信号中，依此类推，ReqN-1被低速时钟CLKL0域的寄存器采集，进入CLKL0域所包含的请求信号中，ReqN被低速时钟CLKL1域的寄存器采集，进入CLKL1域所包含的请求信号中，如此反复工作保证高速信号域的信号无误的进入低速多端口功能单元。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112311458A (zh) * | 2019-08-02 | 2021-02-02 | 杭州海康威视数字技术股份有限公司 | 信号的传输方法、装置、设备以及系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1116340A (zh) * | 1994-05-10 | 1996-02-07 | 英特尔公司 | 频率为p/q整数比关系的数字器件间同步数据传输的方法和设备 |
| CN101026427A (zh) * | 2006-02-17 | 2007-08-29 | 中兴通讯股份有限公司 | 实现多路低速信号与一路高速信号双向转换的装置及方法 |
| CN101090270A (zh) * | 2006-06-15 | 2007-12-19 | 中兴通讯股份有限公司 | 一种实现高速模/数转换的装置及其方法 |
| EP2506438A1 (en) * | 2009-11-25 | 2012-10-03 | ZTE Corporation | Method and device for generating low-jitter clock |
-
2013
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1116340A (zh) * | 1994-05-10 | 1996-02-07 | 英特尔公司 | 频率为p/q整数比关系的数字器件间同步数据传输的方法和设备 |
| CN101026427A (zh) * | 2006-02-17 | 2007-08-29 | 中兴通讯股份有限公司 | 实现多路低速信号与一路高速信号双向转换的装置及方法 |
| CN101090270A (zh) * | 2006-06-15 | 2007-12-19 | 中兴通讯股份有限公司 | 一种实现高速模/数转换的装置及其方法 |
| EP2506438A1 (en) * | 2009-11-25 | 2012-10-03 | ZTE Corporation | Method and device for generating low-jitter clock |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112311458A (zh) * | 2019-08-02 | 2021-02-02 | 杭州海康威视数字技术股份有限公司 | 信号的传输方法、装置、设备以及系统 |
| CN112311458B (zh) * | 2019-08-02 | 2022-03-08 | 杭州海康威视数字技术股份有限公司 | 信号的传输方法、装置、设备以及系统 |
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