CN103236824A

CN103236824A - 优化接地绕组布局以提高噪声抑制性能的集成emi滤波器

Info

Publication number: CN103236824A
Application number: CN2012105536711A
Authority: CN
Inventors: 黄惠芬; 叶茂
Original assignee: South China University of Technology SCUT
Current assignee: South China University of Technology SCUT
Priority date: 2012-12-18
Filing date: 2012-12-18
Publication date: 2013-08-07
Anticipated expiration: 2032-12-18
Also published as: CN103236824B

Abstract

本发明公开了一种优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，包括E型磁芯、第一I型磁芯以及用于增大差模漏电感的第二I型磁芯，两个相同结构的共模绕组单元，共模绕组单元对称设置在第二I型磁芯的两侧。本发明在研究了元件集成化的特点及其之间的各种耦合作用基础上，通过优化集成EMI滤波器接地绕组布局，从而以更小结构复杂度及加工难度有效消除了共模电感的等效并联电容。通过反向耦合、正向耦合及双向耦合方式的高频性能对比，得出了双向耦合接地绕组结构能最大程度提升共模噪声的高频抑制能力的结论，同时引入等效电路对设计过程进行了定量分析，并利用精确的场仿真软件对滤波效果进行了模拟，完成了集成EMI滤波器的加工及测试。

Description

优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器

技术领域

本发明涉及滤波器的技术领域，特别涉及高性能、高集成度，能够满足小型、宽带、集成工艺的设计要求、能应用到电力电子系统中的EMI滤波器。

背景技术

随着功率半导体器件的工作频率不断提高，电力电子设备向着高密度、小型化的方向发展，由其引起的电磁干扰对周边设备的影响开始倍受关注。

传统滤波器采用分立元件实现，然而，用分立元件实现的EMI滤波器存在一些问题。首先，由于分立无源器件存在不可避免的寄生参数，比如共模扼流圈的等效并联电容（Equivalent Parallel Capacitance，EPC）以及电容的等效串联电感（Equivalent Series Inductance，ESL），有效的滤波频段通常只限制在几兆赫兹的范围内。其次，由于滤波器布局设计导致的寄生效应将进一步影响高频段的性能，因此需要丰富的设计经验。再次，分立元件EMI滤波器包含较多的元件数目，它们需要分别制作因此在功能和结构上是分离的，这就要求较多的材料类型及制作时间。最后，不同的元件有不同的类型、原件值、尺寸和外形，同时需要提供较大的连接线空间，因此空间利用率较低。为了提高高频特性、减小物理尺寸、降低生产成本并达到结构、功能及制作过程的一体化，提出了平面集成EMI滤波器用于节省加工成本及时间。因此对于集成EMI滤波器的研究具有重要意义。

当EMI滤波器工作在高频时，寄生参数成为影响滤波性能的重要因素。由于每个支路存在各自的谐振频率以及元件间的耦合效应，滤波器的高频性能将变差，表现为滤波器的插入损耗减小，在传导干扰考虑的150kHz-30MHz范围内不能正常工作。因此，开展集成EMI滤波器寄生参数的提取，以及消除这些寄生参数，对设计高性能的滤波器，减小电子设备中的传导干扰具有重要意义。

发明内容

本发明的目的在于克服现有技术的缺点与不足，提供一种可以有效消除共模电感的等效并联电容的EMI滤波器。

为了达到上述目的，本发明采用以下技术方案：

本发明为通过优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，包括E型磁芯、第一I型磁芯以及用于增大差模漏电感的第二I型磁芯，还包括两个相同结构的共模绕组单元，所述共模绕组单元对称设置在第二I型磁芯的两侧，所述共模绕组单元共分为五层，从上至下依次是上层共模电感导体层，低介电常数绝缘层，下层共模电感导体层，高介电常数电介质层，以及接地导体层。

优选的，所述上层共模电感导体层、下层共模电感导体层、以及接地导体层均采用铜质螺旋绕组形式。

优选的，绕组相邻两线圈间距一般最小加工精度为0.5mm，但考虑到面积限制，间距亦不宜过大。

优选的，所述上层共模电感导体层、下层共模电感导体层通过通孔与内部连接。

优选的，所述低介电常数绝缘层为介电常数3.6的kapton薄膜。

优选的，所述低介电常数电介质层的厚度应在考虑空间限制前提下尽量大如0.05mm。

优选的，所述高介电常数电介质层应考虑空间及共模电容大小限制如相对介电常数为84的陶瓷基片。

优选的，所述高介电常数电介质层厚度应考虑空间及共模电容大小限制如为0.15mm。

优选的，每个共模绕组单元的厚度为0.3mm，导体宽度为1.2mm。

优选的，共模绕组单元上下层的导体与磁芯之间用低介电常数介质kapton填充。

本发明相对于现有技术具有如下的优点及效果：

1、本发明在研究了元件集成化的特点及其之间的各种耦合作用基础上，通过优化集成EMI滤波器接地绕组布局，从而以更简单的结构，更小的复杂度及加工难度，有效消除了共模电感的等效并联电容。

2、本发明通过对接地绕组与电感绕组间三种耦合方式：反向耦合、正向耦合及双向耦合方式的高频性能对比，得出了双向耦合接地绕组结构能最大程度提升共模噪声的高频抑制能力的结论，同时引入等效电路对设计过程进行了定量分析，并利用精确的场仿真软件对滤波效果进行了模拟，完成了集成EMI滤波器的加工及测试。

3、本发明与已有开关电源集成EMI滤波器寄生电容消除技术的嵌入接地导体层的方法相比较，具有更少的导体层数，从而可以降低生产成本及加工时间，适用于开关电源的噪声抑制。

附图说明

图1是集成EMI滤波器的总体结构示意图。

图2是传统的集成EMI滤波器的左半对称截面示意图。

图3是共模绕组单元的各层的详细分解示意图。

图4a是传统的集成EMI滤波器中共模绕组单元的上层电感导体平面示意图。

图4b是传统的集成EMI滤波器中共模绕组单元的下层电感导体平面示意图。

图4c是传统的集成EMI滤波器中共模绕组单元的接地导体平面示意图。

图5是共模电感绕组寄生电容消除的等效电路形式的原理说明。

图6a是反向耦合接地绕组的平面示意图。

图6b是正向耦合接地绕组的平面示意图。

图6c是双向耦合接地绕组的平面示意图。

图7a是采用反向耦合接地绕组的集成EMI滤波器的左半对称截面示意图。

图7b是采用正向耦合接地绕组的集成EMI滤波器的左半对称截面示意图。

图7c是采用双向耦合接地绕组的集成EMI滤波器的左半对称截面示意图。

图8是分别采用三种接地绕组结构的仿真插入损耗曲线。

图9是在EMI噪声仿真中使用的电路示意图。

图10是初始共模噪声电平曲线及本发明所涉采用双向耦合接地绕组的集成EMI滤波器的共模噪声电平曲线。

具体实施方式

下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。

实施例

图1为传统集成EMI滤波器的总体结构示意图，包括为E型磁芯1，第一I型磁芯2,规格为E+PLT38-3E5，初始相对磁导率为10000，用于增大差模漏电感的第二I型磁芯3，由FPC材料制成，初始相对磁导率为9，还包括为两个相同的共模绕组单元4、5，在差模第二I型磁芯两侧对称放置。考虑到整个滤波器正视截面为左右对称结构，图2给出了左半对称横截面的示意图。其中共模绕组单元4、5共分为五层，依次为上层共模电感导体层6，低介电常数绝缘层9，下层共模电感导体层7，高介电常数电介质层10，接地导体层8，所有导体层均采用铜质螺旋绕组形式。低介电常数绝缘层9为相对介电常数为3.6的kapton薄膜，厚度为0.05mm。高介电常数电介质层10为相对介电常数为84的陶瓷基片，厚度为0.15mm，其与两侧导体形成的电容用以提供高频时与地面间的低阻抗路径，同时需要注意的是，考虑到安全因素，流过地面的电流大小通常需要限定在一定范围内，这也是设计是需要考虑的重要问题。出于功率限制的考虑，上层共模电感导体层6，下层共模电感导体层7厚度均为0.3mm，导体宽度为1.2mm，相邻两圈间距为0.5mm，上下共模电感导体层通过通孔于内部连接,多层螺旋电感有利于在有限的面积内实现足够大的电感值；接地导体层8厚度为0.1mm。共模绕组单元上下层的导体与磁芯之间同样用低介电常数介质kapton填充。

图4a、图4b、图4c分别为共模绕组单元所涉三个导体绕组平面布局，其中，第一端口11为输入，第三端口13为输出，第六端口16不做任何处理，接地绕组接地端口为第五端口15；第二端口12与第四端口14通过通孔连接，形成双层螺旋结构。

为了说明通过优化接地绕组布局以消除共模电感寄生电容的原理，图5给出了对应的简化等效电路，其中忽略了导体损耗及非理想耦合的影响，由于本发明采用了高磁导率平面磁芯及良导体，这种近似在150kHz到30MHz频段范围内是允许的。其中C_p表示共模电感绕组间形成的寄生电容，接地绕组用L₃表示，与接地绕组平行相对的下层共模电感绕组7用L₂表示，整个包含上下两层的共模电感绕组除去L₂所剩余的绕组部分用L₁表示，他们之间的耦合系数分别用k₁、k₂、k₃表示。理想耦合情况下，k₁=1,k₂、k₃=±1,其中的正负号受耦合极性的控制，正向耦合时，k₂=k₃=1，反向耦合时，k₂=k₃=-1。通过解耦合分析，可得到图示的解耦电路，再对其作Y-Δ变换可得到π型等效电路。其中的串联元件导纳参数：

Y_{a} = \frac{1 - ω^{2} [(L_{1 Decoup} + L_{2 Decoup}) C_{p} + L_{3 Decoup} C_{g} / 2]}{jω (L_{1 Decoup} + L_{2 Decoup})}

(L_{1 Decoup} = L_{1} + k_{1} \sqrt{L_{1} L_{2}} + k_{2} \sqrt{L_{1} L_{3}} + k_{3} \sqrt{L_{2} L_{3}},

L_{2 Decoup} = L_{2} + k_{1} \sqrt{L_{1} L_{2}} - k_{2} \sqrt{L_{1} L_{3}} - k_{3} \sqrt{L_{2} L_{3}},

L_{3 Decoup} = L_{3} - k_{1} \sqrt{L_{1} L_{2}} + k_{2} \sqrt{L_{1} L_{3}} - k_{3} \sqrt{L_{2} L_{3}})

为使串联支路为纯电感，要求导纳表达式的分子为1。由此可得到本发明所提出的寄生电容消除技术的一般性条件：

C_{g} = - \frac{2 (L_{1 Decoup} + L_{2 Decoup}) C_{p}}{L_{3 Decoup}} = \frac{2 {(\sqrt{L_{1}} + \sqrt{L_{2}})}^{2} C_{p}}{\sqrt{L_{1} L_{2}} \bar{+} \sqrt{L_{1} L_{3}} &PlusMinus; \sqrt{L_{2} L_{3}} - L_{3}}

当调整接地绕组布局以使共模电容的大小满足一般性条件所要求的值时，便可消除寄生电容的影响，最终得到一个π型滤波电路，相比原始的L型电路，前置并联电容支路可以进一步提高滤波的高频性能。

改进后的三种接地绕组分别布局及接地点位置如图6a，图6b，图6c所示，它们分别对应接地绕组电流与共模电感绕组电流间的反向耦合、正向耦合以及将两者组合在一起构成双向耦合的三种情形。

图7a、图7b、图7c分别为采用三种接地绕组所对应的左半对称横截面示意图，共模电感大小为4.5mH。其中反向耦合接地绕组线宽统一为1.2mm，调节长度为37.8mm，共模电容大小为2×1.56nF。正向耦合接地绕组线宽1.65mm及4.3mm，调节长度为30.05mm，共模电容大小为2×3.28nF。进一步提出的一种将两种方式相结合的双向耦合形式中正向耦合的外部较窄绕组宽度为0.8mm，反向耦合的内部较宽绕组宽度为1.8mm。优化长度为7.5mm，共模电容大小为2×2.12nF。

采用Ansoft HFSS软件分别对三种结构的集成EMI滤波器进行仿真，所得的插入损耗如图8所示。作为参考，对采用传统接地绕组结构的滤波器性也进行了仿真。可以看出，采用优化后的接地绕组布局后滤波器的谐振频率从250kHz移至5MHz附近，同时，比较三种接地绕组结构，采用双向耦合形式的接地绕组在10MHz后的插入损耗增加20dB，因此具有更宽带的噪声抑制能力。

图9示出了对EMI噪声进行仿真的完整电路示意图。图10列出了利用Pspice仿真的初始共模噪声电平及采用双向耦合接地绕组EMI滤波器后的共模噪声电平。可看出本发明所提出的滤波器在消除了电感绕组的寄生电容后，在150kHz到30MHz的频带范围内有很好的噪声抑制能力。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims

1.一种优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，包括E型磁芯、第一I型磁芯以及用于增大差模漏电感的第二I型磁芯，其特征在于，还包括两个相同结构的共模绕组单元，所述共模绕组单元对称设置在第二I型磁芯的两侧，所述共模绕组单元共分为五层，从上至下依次是上层共模电感导体层，低介电常数绝缘层，下层共模电感导体层，高介电常数电介质层，以及接地导体层。

2.根据权利要求1所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，所述上层共模电感导体层、下层共模电感导体层、以及接地导体层均采用铜质螺旋绕组形式。

3.根据权利要求2所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，铜质螺旋绕组相邻两线圈间距最小加工精度为0.5mm。

4.根据权利要求1或2所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，所述上层共模电感导体层、下层共模电感导体层通过通孔于内部连接。

5.根据权利要求1所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，所述低介电常数绝缘层为介电常数3.6的kapton薄膜。

6.根据权利要求5所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，所述低介电常数绝缘层的厚度为0.05mm。

7.根据权利要求1所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，所述高介电常数电介质层为相对介电常数84的陶瓷基片。

8.根据权利要求7所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，所述高介电常数电介质层厚度为0.15mm。

9.根据权利要求1所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，每个共模电感绕组的厚度为0.3mm，导体宽度为1.2mm，接地绕组的厚度为0.1mm。

10.根据权利要求1所述的优化接地绕组布局以提高噪声抑制性能的集成EMI滤波器，其特征在于，上层共模电感导体层与磁芯及其关于第二I型磁芯对称位置的共模电感导体层与磁芯之间用低介电常数介质kapton填充。