CN103227211B - 去耦电容器及其布局 - Google Patents

去耦电容器及其布局 Download PDF

Info

Publication number
CN103227211B
CN103227211B CN201210488693.4A CN201210488693A CN103227211B CN 103227211 B CN103227211 B CN 103227211B CN 201210488693 A CN201210488693 A CN 201210488693A CN 103227211 B CN103227211 B CN 103227211B
Authority
CN
China
Prior art keywords
injection zone
contact
contact portion
gate electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210488693.4A
Other languages
English (en)
Other versions
CN103227211A (zh
Inventor
陈重辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103227211A publication Critical patent/CN103227211A/zh
Application granted granted Critical
Publication of CN103227211B publication Critical patent/CN103227211B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0811—MIS diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及去耦电容器及其布局。其中，一种器件，包括具有第一掺杂类型的第一和第二注入区域的半导体衬底。将栅极绝缘层和栅电极提供到在第一和第二注入区域之间的电阻区域的上面。第一介电层在第一注入区域上。提供接触结构，包括与栅电极导电接触的第一接触部分，至少部分该第一接触部分直接在栅电极上。第二接触的部分直接接触第一接触部分，并且直接形成在第一介电层上。第三接触部分形成第二注入区域上。

Description

去耦电容器及其布局
技术领域
本发明涉及半导体集成电路器件和制造方法。
背景技术
半导体集成电路(IC)中的电源供应线向IC中的有源和无源器件提供电流，以充电和放电。例如，当时钟转换状态时，数字互补金属氧化物半导体(CMOS)电路吸收电流。在电路的运作期间，电源线提供了一个相对高强度的瞬态电流，其可能导致电源线的电压噪声。当瞬态电流的波动时间短时，或当其寄生电感或寄生电阻大时，供电线路上的电压将会波动。
IC的工作频率可以以几兆赫兹(MHz)到几千兆赫兹(GHz)的量级计算。在这种电路中，时钟信号的上升时间很短，所以供电线路中的电压波动可以非常大。当电源线向电路供电时，电源线中的非预期的电压波动会引起其内部信号噪声，并且降低噪声容限。噪声容限的降低会降低电路的可靠性，甚至导致电路故障。
为了减少供电线路的电压波动的量，通常将过滤或去耦电容器用于不同的电源线的端子之间，或电源线和地线的端子之间。去耦电容器作为电荷库额外地向电路提供电流，以防止电源电压瞬间下降。
发明内容
为解决上述问题，本发明提供了一种器件，包括：半导体衬底，具有第一掺杂类型的第一注入区域和第二注入区域；栅极绝缘层和栅电极，位于在第一注入区域和第二注入区域之间的电阻区域的上面；第一介电层，位于第一注入区域上；以及接触结构，包括：第一接触部分，与栅电极导电接触，至少一部分第一接触部分直接位于栅电极上，第二接触部分，与第一接触部分直接接触，并且直接形成在第一介电层上，以及第三接触部分，形成在第二注入区域上。
其中：第一介电层的高度与栅电极的顶部表面的高度基本相同。
其中：第三接触部分的底部位于与第二注入区域欧姆接触的第一接触层中，以及第三接触部分的顶部位于直接形成在第一接触层上的第二接触层中，第一接触层的高度与栅电极的顶部表面的高度基本相同；第二接触部分与第三接触部分的顶部一样形成在同一第二接触层中。
其中，底部是插槽接触。
该器件进一步包括第二介电层，位于第一介电层和栅电极未被第一接触部分覆盖的部分上，其中，第一接触部分、第二接触部分和第三接触部分具有与第二介电层相同的高度。
其中：器件是去耦电容器，位于具有功能电路的集成电路(IC)中，功能电路具有一个或多个有源器件，一个或多个有源器件包括与器件的栅电极处于同一层的图案；第二接触部分和第三接触部分是虚拟填充图案，未连接至功能电路，从而使图案、栅电极以及第二接触部分和第三接触部分的总面积满足IC的最小密度设计规则。
此外，还提供了一种集成电路(IC)，包括：半导体衬底，具有包括多个有源器件的至少一个电路，有源器件具有栅电极层；以及去耦电容器，包括：第一掺杂类型的第一注入区域和第二注入区域，位于衬底中；栅极绝缘层，位于在第一注入区域和第二注入区域之间的电阻区域的上面；以及栅电极，形成在栅极绝缘层上的栅电极层中；第一介电层，位于第一注入区域上；以及接触结构，包括：第一接触部分，与栅电极导电接触，至少一部分第一接触部分直接位于栅电极上，第二接触部分，与第一接触部分直接接触，并且直接形成在第一注入区域上面的第一介电层上，以及第三接触部分，形成在第二注入区域上。
该IC进一步包括：第一掺杂类型的第三注入区域，位于衬底中，第一注入区域、第二注入区域和第三注入区域在同一行相互对准；第二栅电极，位于在第一注入区域和第三注入区域之间的第二电阻区域的上面，第一接触部分具有与第二栅电极导电接触的额外部分，其中，接触结构进一步包括形成在第三注入区域上的第四接触部分。
该IC进一步包括：第一掺杂类型的第三注入区域和第四注入区域，第一注入区域和第二注入区域在第一行对准，第三注入区域和第四注入区域在第二行对准；以及第二栅电极，位于在第三注入区域和第四注入区域之间的第二电阻区域的上面，第四接触部分，至少一部分第四接触部分直接形成在第二栅电极上，第四接触部分与第二接触部分导电接触，以及第二接触部分的额外部分形成在第三注入区域的上面，第一介电层的一部分，形成在第三注入区域和第二接触部分的额外部分之间，以及第三接触部分延伸到第四注入区域的上面并与其相接触。
该IC进一步包括：位于第一行中的第一掺杂类型的第五注入区域以及位于第二行中的第一掺杂类型的第六注入区域；第三栅电极，位于第一注入区域和第五注入区域之间的第三电阻区域的上面，第一接触部分具有与第三栅电极导电接触的额外部分，以及第五接触部分，形成在第五注入区域上，并且延伸至第六注入区域的上面。
该IC进一步包括：互连结构，具有金属间介电层和具有用于连接有源器件的导电图案的至少一个导电线层，其中：第二接触部分和第三接触部分直接连接至导电线层的导电图案中的图案，以及栅电极通过第一接触部分和第二接触部分仅以间接方式连接至导电图案。
其中，注入区域形成在N阱中，以及第一注入区域和第二注入区域是N+注入区域。
其中，电路的一个或多个有源器件包括位于栅电极层中的图案；以及第二接触部分和第三接触部分是虚拟填充图案，未连接至电路的有源器件，从而使图案、栅电极以及第二接触部分和第三接触部分的总面积满足IC的最小密度设计规则。
此外，还提供了一种方法，包括：(a)在功能器件区域外的半导体衬底的表面中形成第一掺杂类型的第一注入区域和第二注入区域，功能器件区域包含多个有源器件；(b)在第一注入区域和第二注入区域之间的电阻区域上方提供栅极绝缘层和栅电极；(c)在第一注入区域上提供第一介电层；(d)在第二注入区域上形成源极接触；(e)形成与栅电极导电接触的栅极接触，栅极接触部分的至少一部分直接位于栅电极上；以及(f)在直接位于第一注入区域上方的第一介电层上形成电容接触，电容接触与栅极接触直接接触。
其中：步骤(a)包括，在衬底中形成第一掺杂类型的第三注入区域，第一注入区域、第二注入区域和第三注入区域在同一行中相互对准；步骤(e)包括，在第一注入区域和第三注入区域之间的第二电阻区域上面形成第二栅电极，栅极接触具有与第二栅电极导电接触的额外部分；以及步骤(d)进一步包括，在第三注入区域上形成第二源极接触部分。
其中：步骤(a)包括，形成第一掺杂类型的第三注入区域和第四注入区域，第一注入区域和第二注入区域在第一行中对准，第三注入区域和第四注入区域在第二行中对准，其中，源电极延伸至第四注入区域的上面。
其中：步骤(b)包括，在第三注入区域和第四注入区域之间的第二电阻区域上面形成第二栅电极；以及步骤(e)包括，形成与第二栅电极导电接触的第二栅极接触，至少一部分第二栅极接触直接位于第二栅电极上；步骤(f)包括，在第三注入区域上面形成第二电容接触，第二电容接触和第二栅极接触彼此相邻；将电容接触延伸，以与第二栅极接触直接接触；以及第一介电层的一部分形成在第三注入区域和第二电容接触之间。
其中，步骤(d)包括：形成与第二注入区域欧姆接触的底部源极接触层，底部源极接触层的厚度与栅电极的厚度基本相同；以及在底部源极接触层上形成顶部源极接触层。
其中，顶部源极接触层和电容接触在同一层中形成，以及同时执行步骤(f)和顶部源极接触层的形成。
其中，步骤(e)和(f)都在底部源极接触层形成之后执行，以及栅极接触和电容接触由互不相同的材料形成。
附图说明
图1是单个的去耦电容器单元的平面图。
图2是沿图1所示的剖面线2-2形成的截面图。
图3是沿图1所示的剖面线3-3形成的截面图。
图4是图1所示的电容器单元的示意图。
图5A是具有两个图1所示的去耦电容器的双单元的平面图。
图5B是图5A所示的器件的示意图。
图6是沿图5A所示的剖面线6-6形成的截面图。
图7是去耦电容器的二维阵列的布局平面图。
图8是图7的一个列的示意图。
图9是沿图7所示的剖面线9-9形成的截面图。
图10是沿图7所示的剖面线10-10形成的截面图。
图11是沿图7所示的剖面线11-11形成的截面图。
图12是沿图7所示的剖面线12-12形成的截面图。
图13是具有去耦电容器的部分集成的电路的平面图。
图14是一种制造去耦电容器的方法的流程图。
具体实施方式
结合附图阅读本发明的实施例，附图是整个的书面说明的一部分。在本发明中，相关术语，例如，“较低”、“较高”、“水平”、“垂直”、“上面”、“下面”、“上至”、“下到”、“顶部”和“底部”以及其派生词(例如，“水平地”、“向下地”、“向上地”等)，应解释为指代以下讨论中或图中所示的方向。这些相关术语仅仅为了描述方便，并不需要装置以特定的方向构造或操作。关于附加、连接等的术语，例如，“被连接”和“被相互关联”，指代的是一种结构直接或间接地通过中间结构被固定或者被附加在另一个结构的关系，以及，动态或静态的附加或关系，除非另有明确说明。
对于先进的技术，可以采取更严格的设计规则，以提高产量。经常采用的设计规则是“聚密度”规则。“聚密度”是指栅电极层材料的面积与集成电路的总面积的比例。维持至少整个IC的最低阀聚密度有助于防止随后沉积的互连层的凹陷和侵蚀。
无论是由多晶硅，或是由高-k金属栅极材料形成栅电极层，都遵守聚密度的设计规则。在以下描述中，除非明确指出是半导体，“聚层材料”是指任何栅电极层材料，不论是多晶硅或是金属。
在许多情况下，与满足聚密度设计规则的面积相比，栅极和/或电容器电极在栅电极层中占据的面积相对较小。为了满足设计规则，插入虚拟聚层填充材料。虚拟聚层的填充不要求成为任何IC的有源器件的一部分，或连接到任何IC的有源器件，也不需要执行任何逻辑功能。
对于先进的技术(例如，关键尺寸等于或小于20纳米)，也可以考虑插槽接触。插槽接触是一种具有拉长的纵横比的接触。为方便起见，插槽接触层有下列缩写。M0(金属0)通常指插槽接触层。M0_OD1指在氧化物界定的掺杂杂质区域上的欧姆接触层。在一些实施例中，M0_OD1层由铜或钨形成。M0_OD2是指孔形或线形图案层，直接形成在M0_OD1层上。M0_OD2层可以包括任何延伸到第一金属层和/或线型图案的接触孔的组合。在一些实施例中，M0_OD2层由铜或钨形成。M0_PO是指在栅电极层上直接形成的插槽接触层。在一些实施例中，M0_PO层由钨形成。
在以下所讨论的一些实施例中，M0_OD1、M0_OD2、和M0_PO层用于建立虚拟图案，其包含在去耦电容器中。可以使用去耦电容器的各种配置。因此，M0层中的导电材料执行双重功能：作为虚拟填料，以提高后续层的光刻工艺和提供去耦电容器。通过以相同的模式执行这些功能，更有效地利用IC的面积，从而对功能电路开放更多的空间，或者减少集成电路的总面积。例如，在具有15％的虚拟填充区域和40％的去耦电容器聚密度的集成电路(IC)中，此处所描述的技术可以将虚拟填充和去耦电容器占据的总面积减少到12％。此处所描述的结构可以集成为CMOS、NMOS、PMOS或BiCMOS工艺。
图1-4示出了去耦电容器的单个单元。图2是沿线2-2形成的截面图，示出了栅极接触或栅极手指。图3是沿剖面线3-3形成的截面图，示出了有源区域。
电容器900包括半导体衬底110。根据不同的示例性实施例，衬底110可以是硅衬底、III-V族化合物衬底、硅/锗(SiGe)衬底、绝缘体上硅(SOI)衬底、显示器衬底(例如，液晶显示器(LCD)、等离子显示器、电致发光(EL)灯显示，或发光二极管(LED)衬底)。
衬底110具有在杂质阱120内的第一注入区域131和第二注入区域132。注入区域131和132具有相同的掺杂类型。在本示例中，杂质阱120是N阱，注入区域131和132是N+注入区域。
栅极绝缘层122和栅电极140形成在电阻区域206上、第一和第二注入区域131、132之间。在一些实施例中，绝缘层122与用于在同一衬底110上形成晶体管的栅极绝缘层是同一层。在一些实施例中，不使用高k金属栅极工艺时，绝缘层122是硅氧化物栅极绝缘层。在其他实施例中，绝缘层122包括如高K电介质，例如但不仅限于，铪基氧化物、铪基氮氧化物，或铪氮氧化硅、硅酸铪、硅酸锆、二氧化铪和锆二氧化碳。高k介电层107可以包括二元或三元高k膜，例如，HfO、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO及它们的组合，或其他合适的材料。另外，高k介电层107可以选择性地包括硅酸盐，例如，HfSiO、LaSiO、AlSiO及它们的组合。可以使用原子层沉积将绝缘层122沉积。
栅电极140与晶体管的栅电极形成在同一IC上的功能电路中。在一些实施例中，不使用高k金属栅极工艺时，栅电极140可以是多晶硅。在使用高k金属栅极工艺的实施例中，栅电极140是金属或合金，例如，但不仅限于，氮化钛、氮化钽、或氮化铝。
第一绝缘层112形成在衬底110的表面上。第一介电层112可以是氮化硅、氧化硅、二氧化碳、氮氧化硅、低k电介质、或ELK材料。在一些实施例中，第一介电层112与在前端制程(FEOL)工艺中形成在有源器件上的电介质材料相同。
将第一介电层112图案化，以形成接触孔，从而在第二注入区域132上形成M0_OD1(底部接触)层150。底部接触部分150形成在M0_OD1接触层上，与第二注入区域132欧姆接触。在一些实施例中，M0_OD1层中的接触150是经溅射或蒸发的金属焊盘，使用光刻将其图案化，以提供低电阻，稳定的性能和可靠性。对于硅衬底，适合接触部分121的接触材料的实例包括W、Al、Al-Si、TiSi2、TiN、MoSi2、PtSi、CoSi2、WSi2。在一些实施例中，M0_OD2层150与M0_OD1层150由相同的材料制成。在一个实施例中，M0_OD1层由钨制成、M0_OD2层由铜制成、M0PO层由钨制成。
在一些实施例中，接触150是一个拉长的插槽接触，将整个注入区域132的宽度(即，图1中的垂直尺寸)延长。在其他实施例中，接触150的长度大于接触150的宽度。对于小的几何尺寸，径拉长的插槽接触提供了比方形或圆形的接触更大的截面面积，从而使电阻更小。在其它实施例中，底部接触层150具有多个方形或圆形的接触孔。第一注入区域130上的部分第一绝缘层112仍保持完整。
可以将第一介电层112(包括栅电极图案140和底部接触层150)平坦化，从而使第一介电层112的高度与栅电极140的顶面的高度大致相同。第二介电层114形成在第一介电层上。在一些实施例中，形成第二介电层114的材料与形成第一介电层112的材料相同。如图2、3所示，第二介电层114在第一介电层112和栅电极140上未被(第一)接触部分170覆盖的部分上，因此，第一、第二和第三接触部分170、161、160具有与第二介电层114相同的高度。
将第二介电层图案化，以形成M0_OD2层和M0_PO层图案的沟槽。在一些实施例中，形成M0_OD2层图案的沟槽，然后将其用导电材料填充，另外，分开形成M0_PO层图案的沟槽，然后将其用材料填充。在其他实施例中，同时形成M0_OD2层和M0_PO层图案的沟槽，使用光刻胶插件(plug)填充其中的一套图案，另一套用导电材料填充。然后，将光刻胶插件移除，并且使用导电材料填充另一套图案(从而使M0_OD2层和M0_PO层图案可选地使用两种不同的导电材料)。在其他实施例中，M0_OD2和M0_PO图案都是由单一的、能与栅电极140的表面形成欧姆接触的导电材料制成。
图1示出了栅电极140的顶面的平面图，以及包括顶部接触层图案160、161和170的接触结构。如图2所示，栅极接触170(第一接触部分或栅极手指)与栅电极140导电地接触。至少部分栅极接触部分170直接形成在栅电极140上。延伸栅极接触部分，直至与第二接触部分相邻。在一些实施例中，如图1所示，在栅电极140的底部和顶部两端各自具有一个栅极接触部分170。在其他实施例中，只有一个栅极接触170位于栅电极140的顶部或底部一端。
接触结构具有拉长的电容接触161(“第二接触部分”)覆盖并延伸出第一注入区域131。电容器电极161直接形成在第一介电层112上，从而使电容器电极161、介电层112、和注入区域131形成电容器。电容接触部分161与栅极接触部分170相邻并且直接接触。
接触结构900具有拉长的源极接触160(第三接触部分)覆盖并延伸出第二注入区域132。源极接触的顶部160直接形成在底部(M0_OD1)接触层中的底部150上。在一些实施例中，作为同一M0_OD2层的一部分，源极接触的顶层160和电容接触161由相同的导电材料在同一工艺步骤中形成。
又如图2和3所示，IC的其余主要的FEOL层在M0_OD2层上沉积。为了便于观看，这些层并未在图1中示出。金属间介电(IMD)层在M0_OD2层上沉积，其中，金属间介电(IMD)层可以包括(通过0或V0层)902和第一(或M1)层904。在一些实施例中，形成通孔901和903并延长通过V0层，以与M0_OD2层中的源极接触160和电容接触161相连接。然后，用于导电线图案212和210的沟槽形成在各自的通孔901和903的上面，以完成FEOL处理层。用导电材料填充沟槽212、210和通孔901、903。在其他实施例中，首先，将沟槽图案化，然后将通孔图案化。
电容接触161和源极接触160是未连接到IC的功能电路的虚拟填充图案，从而使功能电路的栅电极层图案1303(如图13所示)、栅电极140、电容接触161、源极接触160、和栅极接触170的总面积满足IC的最小(聚)密度设计规则。也就是，多边形1303、140、160、161和170的总面积与IC的总面积的比率满足聚密度规则。
在本实施例中，栅电极140和去耦电容器单元900的栅极接触170不会有任何直接的外部接触。栅电极140通过栅极接触170与电容接触161相连接。
因此，在互连结构中，具有金属间介电层903和至少一个具有用于连接功能电路有源器件的导电图案的导电线层904，接触部分160和161与导电线层的导电图案210、212直接连接。但是，栅电极140仅以通过第一接触部分170和第二接触部分161的方式与导电图案212间接连接。
图4是图1-3所示的去耦电容器单元900的示意图。此外，在图3中，叠加在器件900的相应的结构上的虚线示出了示意图。器件900包括电容器202(对应源极接触161、电介质112和N+注入区域131)。节点208和209，分别与高、低压电势的源极连接。
在图1所示的示例中，有源器件204可以是NMOSFET或N变容二极管。如上所述，对于N变容二极管，N+注入131、132形成在N阱120中。在一个NMOS实施例中，省略N阱120，N+注入区域131和132直接形成在P型衬底110的表面上。
晶体管204具有穿过N阱的电阻206，其与电容器202串联。当在栅极140和源极(注入区域132)之间的电压VGS超过阈值电压Vth时，从漏极到源极形成导电通道，并且电流在电容接触161和源极接触160之间流动。
图5A、图5B和图6示出了双单元配置500，包括图1中的两个单元900，以一个共同的电容接触161对称排列。相同的结构以相同的参考数字表示。图6是沿图5A中的截面线6-6示出的栅极接触结构170的截面图。图6未示出V0和M1层。本领域技术人员很容易看出，从电容接触161到图6的右边缘的结构与图2的相应的结构是相同的，并且使用与其相同的工艺和材料制造图5A所示的双单元500。为简单起见，不再对这些结构进行复述。图5B是图5A所示的电路的示意图。双单元包括两个并联的去耦电容器，电容器电极161与栅电极140结合在一起。以下将参考图7-12，描述双单元配置的额外细节。
图7-12示出了去耦电容器呈具有复数行和复数列的阵列排列。如虚线框200所示，可以将两个或两个以上的图5A所示的双电容器单元500排列成列200。如虚线框300所示，可以将两个或两个以上的图5A所示的双电容器单元500排列成行300。因此，在各个实施例中，可以将去耦电容器提供到MxN阵列400中，其中，M是任何正整数，N是任何正整数。因此，阵列400具有两个行300，其中，例如，但并不限于，每行有四个双去耦电容器单元500。
在一些实施例中，一个或多个栅极接触170可选地跨越共用电容器电极161。最好参考截面图10和12，单个的栅极接触170形成在栅电极140上。最好参考图11的截面图，栅极接触170在单个的接口处紧邻电容接触161。如图7所示，设计人员可以选择性地将单个的栅极接触170紧邻电容接触161进行合并，或者如图5A所示，可以将两个栅极接触170紧邻电容接触161的相对的两侧进行合并。
如图9所示，图5A和图7所示的双单元配置进一步包括，在第一杂质阱120中的第一掺杂类型的第三注入区域133。第一、第二和第三注入区域131、132和133在同一行中彼此对准。第一注入区域131对于左、右去耦电容器单元的电容器202来说是常见的。
将第二栅电极140c提供到在第一注入区域131和第三注入区域133之间的第二电阻区域206上。第一接触170具有额外部分，与第二栅电极140c导电接触。如图7所示，在一些实施例中，接触170的额外部分延伸至与第一栅电极140a的接触部分相连续。如图5A所示，在其他实施例中，额外部分170紧邻电容接触161的对侧。接触结构进一步包括，第二源电极160(第四接触部分)形成在第三注入区域133上。
如图7所示，可以调节接触160、161和170的长度，以适应多行配置。
双电容器单元的底部行300包括第一掺杂类型的注入区域134-136。注入区域131-133对准成第一(顶部)行，以及注入区域134-136对准成第二行。额外的栅电极140b形成在第三注入区域134和第四注入区域135之间的第二电阻区域206上。
提供额外的栅极接触170(第四接触部分)，以连接底部双电容器单元500的栅电极140b、140d。至少部分额外的栅极接触170(第四接触部分)直接形成在栅电极140b、140d上。额外的栅极接触170与顶部双电容器单元500的电容接触161和形成在注入区域134上的额外的电容接触161导电接触。如图8所示，这将各自的电容器202的顶部电极结合在一起。部分第一介电层112形成在注入区域134和附加电容接触161之间。在一些实施例中，可以将源极接触160在垂直方向延伸，穿过两个或多个行。如图7所示，将源极接触160(第三接触部分)延伸，并且与注入区域135相接触。如图8所示，其把各自的晶体管204的源极连结在一起。
如7图所示，将配置水平和垂直延伸。从而，将额外的栅电极140c提供到注入区域131和133之间的第三电阻区域206上。第一接触部分170具有与第三栅电极140c导电接触的额外的部分，以及在注入区域133上形成并且延伸到注入区域136上的扩展源极接触部分160。
因此，当在柱状配置(columnarconfiguration)中连接多个器件时，源极接触160从顶部行向底部行延伸。在一些实施例中，将电容接触161和栅极接触170结合，以形成连续的导体，从顶部行向底部行延伸。在其它实施例中，当使用如图5A所示的由两部分组成的栅极接触配置170时，单个的电容接触161可以从去耦电容器的顶部行延伸至去耦电容器的底部行，其与扩展源极接触160相类似。
图13示出了IC1300的平面示意图。该IC具有一个或多个功能电路1302，其包括多个在栅电极层中具有栅电极1303的有源器件，以及，可选地，在同一层中的虚拟填充图案。本文描述的去耦电容器可以被包括在一个或多个行1304和/或一个或多个列1306的可用空间中。如图7所示，去耦电容器可以包括一个或多个电容器的二维阵列1308，功能电路区域1302可以是连续的或不连续的。去耦电容器阵列1304、1306、1308可以是连续的或不连续的。
图14示出的是用于制造去耦电容器(decaps)的一个示例性的方法的流程图：
在步骤1400，第一掺杂类型的去耦电容器注入区域131-133形成在功能电路区域外的半导体衬底的表面中。这个步骤与功能电路的注入区域的形成在同一时间进行。
在步骤1402，去耦电容器栅极绝缘层122和去耦电容器栅电极140形成在去耦电容器注入区域之间的电阻区域上。这个步骤与功能电路的栅极绝缘层和栅电极层的形成在同一时间进行。
在步骤1404，去耦电容器介电层112形成在第一注入区域(或多个去耦电容器的区域)上。
在步骤1406，源极插槽接触形成在第二注入区域(或多个去耦电容器的区域)上。这个步骤与用于功能电路的M0_OD1接触层图案(如果有的话)的形成在同一时间进行。
在步骤1408，第二介电层114形成在栅电极层上。
在步骤1410，栅极接触170、电容接触161和源极接触160的顶部的接触通孔形成在第二介电层114中。这个步骤与用于功能电路的M0_OD2接触层通孔(如果有的话)的形成在同一时间进行。
在步骤1412，通过使用导电材料(如钨)填充栅极接触通孔，形成栅极接触170，以与栅电极导电接触，至少部分栅极接触部分直接在栅电极上。这个步骤与在功能电路的栅电极上形成M0_PO图案(如果有的话)在同一时间进行。
在步骤1414，通过使用导电材料(如铜)填充源极接触的顶部，在源极接触底层上形成源极接触顶层。这个步骤与形成M0_OD2接触层通孔(如果有的话)在同一时间进行。
在步骤1416，通过使用导电材料(如铜)填充电容接触通孔，在第一介电层上形成电容接触，直接在第一注入区域的上面。该电容接触与栅极接触直接接触
在步骤1418，第一IMD层903、904形成在衬底上。
在步骤1420，在第一IMD层中，将V0通孔和M1沟槽图案化。
在步骤1422，填充V0通孔和M1沟槽，以完成FEOL层。
在一些实施例中，器件包括具有第一掺杂类型的第一和第二注入区域的半导体衬底。栅极绝缘层和栅电极，提供在第一和第二注入区域之间的电阻区域上。第一介电层，位于第一注入区域上。提供的接触结构，包括与栅电极导电接触的第一接触部分，至少部分该第一接触部分直接在该栅电极上。第二接触部分，直接接触该第一接触部分，并且直接形成在第一介电层上。第三接触部分，形成在第二注入区域上。
在一些实施例中，集成电路(IC)包括半导体衬底，其具有至少一个包括多个有源器件的电路。有源器件具有栅电极层。去耦电容器包括在衬底中的第一掺杂类型的第一和第二注入区域。栅极绝缘层，位于第一和第二注入区域之间的电阻区域上，以及，栅电极形成在栅极绝缘层上的栅电极层中。第一介电层，位于第一注入区域上。接触结构，包括与栅电极直接接触的第一接触部分，至少部分该第一接触部分直接在栅电极上。第二接触部分，与第一接触部分直接接触，并且直接形成在第一介电层上，位于注入区域的上面。第三接触部分，形成在第二注入区域上。
在一些实施中，方法包括：(a)在功能器件区域外的半导体衬底的表面中形成第一掺杂类型的第一和第二注入区域，从而包含多个有源器件；(b)提供栅极绝缘层和栅电极到第一和第二注入区域区域之间的电阻区域的上面；(c)提供第一节点层到第一注入区域上；(d)在第二注入区域上形成源极接触；(e)形成栅极接触，与栅电极导电接触，至少部分栅极接触部分直接在栅电极上；以及(f)在第一节点层上形成电容接触，直接在该第一注入区域的上面，该电容接触与栅极接触直接接触。
尽管已经通过示例性实施例描述了本发明，但并不仅限于此。相反，追加的索赔应广泛解释，包括其他的变种和体现在艺术，这可能是由那些熟练。当然，所附权利要求应当广泛限定，以包括本领域技术人员在不背离本发明的同等范围和原则的情况下根据本发明的做出的其他的变形和实施例。

Claims (20)

1.一种集成电路器件，包括：
半导体衬底，具有第一掺杂类型的第一注入区域和第二注入区域；
栅极绝缘层和栅电极，位于在所述第一注入区域和所述第二注入区域之间的电阻区域的上面；
第一介电层，位于所述第一注入区域上；以及
接触结构，包括：
第一接触部分，与所述栅电极导电接触，至少一部分所述第一接触部分直接位于所述栅电极上，
第二接触部分，与所述第一接触部分直接接触，并且直接形成在所述第一介电层上，以及
第三接触部分，形成在所述第二注入区域上。
2.根据权利要求1所述的器件，其中：
所述第一介电层的高度与所述栅电极的顶部表面的高度基本相同。
3.根据权利要求2所述的器件，其中：
所述第三接触部分的底部位于与所述第二注入区域欧姆接触的第一接触层中，以及所述第三接触部分的顶部位于直接形成在所述第一接触层上的第二接触层中，所述第一接触层的高度与所述栅电极的顶部表面的高度基本相同；
所述第二接触部分与所述第三接触部分的顶部一样形成在同一所述第二接触层中。
4.根据权利要求3所述的器件，其中，所述底部是插槽接触。
5.根据权利要求3所述的器件，进一步包括第二介电层，位于所述第一介电层和所述栅电极未被所述第一接触部分覆盖的部分上，其中，所述第一接触部分、所述第二接触部分和所述第三接触部分具有与所述第二介电层相同的高度。
6.根据权利要求1所述的器件，其中：
所述器件是去耦电容器，位于具有功能电路的集成电路(IC)中，所述功能电路具有一个或多个有源器件，所述一个或多个有源器件包括与所述器件的所述栅电极处于同一层的图案；
所述第二接触部分和所述第三接触部分是虚拟填充图案，未连接至所述功能电路，从而使所述图案、所述栅电极以及所述第二接触部分和所述第三接触部分的总面积满足所述集成电路的最小密度设计规则。
7.一种集成电路(IC)，包括：
半导体衬底，具有包括多个有源器件的至少一个电路，所述有源器件具有栅电极层；以及
去耦电容器，包括：
第一掺杂类型的第一注入区域和第二注入区域，位于所述衬底中；
栅极绝缘层，位于在所述第一注入区域和所述第二注入区域之间的电阻区域的上面；以及栅电极，形成在所述栅极绝缘层上的所述栅电极层中；
第一介电层，位于所述第一注入区域上；以及
接触结构，包括：
第一接触部分，与所述栅电极导电接触，至少一部分所述第一接触部分直接位于所述栅电极上，
第二接触部分，与所述第一接触部分直接接触，并且直接形成在所述第一注入区域上面的所述第一介电层上，以及
第三接触部分，形成在所述第二注入区域上。
8.根据权利要求7所述的集成电路，进一步包括：
所述第一掺杂类型的第三注入区域，位于所述衬底中，所述第一注入区域、所述第二注入区域和所述第三注入区域在同一行相互对准；
第二栅电极，位于在所述第一注入区域和所述第三注入区域之间的第二电阻区域的上面，所述第一接触部分具有与所述第二栅电极导电接触的额外部分，
其中，所述接触结构进一步包括形成在所述第三注入区域上的第四接触部分。
9.根据权利要求7所述的集成电路，进一步包括：
所述第一掺杂类型的第三注入区域和第四注入区域，所述第一注入区域和所述第二注入区域在第一行对准，所述第三注入区域和所述第四注入区域在第二行对准；以及
第二栅电极，位于在所述第三注入区域和所述第四注入区域之间的第二电阻区域的上面，
第四接触部分，至少一部分所述第四接触部分直接形成在所述第二栅电极上，所述第四接触部分与所述第二接触部分导电接触，以及第二接触部分的额外部分形成在所述第三注入区域的上面，
所述第一介电层的一部分，形成在所述第三注入区域和所述第二接触部分的额外部分之间，以及
所述第三接触部分延伸到所述第四注入区域的上面并与其相接触。
10.根据权利要求9所述的集成电路，进一步包括：
位于所述第一行中的所述第一掺杂类型的第五注入区域以及位于所述第二行中的所述第一掺杂类型的第六注入区域；
第三栅电极，位于所述第一注入区域和所述第五注入区域之间的第三电阻区域的上面，
所述第一接触部分具有与所述第三栅电极导电接触的额外部分，以及
第五接触部分，形成在所述第五注入区域上，并且延伸至所述第六注入区域的上面。
11.根据权利要求7所述的集成电路，进一步包括：
互连结构，具有金属间介电层和具有用于连接有源器件的导电图案的至少一个导电线层，其中：
所述第二接触部分和所述第三接触部分直接连接至所述导电线层的导电图案中的图案，以及
所述栅电极通过所述第一接触部分和所述第二接触部分仅以间接方式连接至所述导电图案。
12.根据权利要求7所述的集成电路，其中，所述注入区域形成在N阱中，以及所述第一注入区域和所述第二注入区域是N+注入区域。
13.根据权利要求7所述的集成电路，其中，
所述电路的一个或多个所述有源器件包括位于栅电极层中的图案；以及
所述第二接触部分和所述第三接触部分是虚拟填充图案，未连接至所述电路的所述有源器件，从而使所述图案、所述栅电极以及所述第二接触部分和所述第三接触部分的总面积满足所述集成电路的最小密度设计规则。
14.一种制造去耦电容器的方法，包括：
(a)在功能器件区域外的半导体衬底的表面中形成第一掺杂类型的第一注入区域和第二注入区域，所述功能器件区域包含多个有源器件；
(b)在所述第一注入区域和所述第二注入区域之间的电阻区域上方提供栅极绝缘层和栅电极；
(c)在所述第一注入区域上提供第一介电层；
(d)在所述第二注入区域上形成源极接触；
(e)形成与所述栅电极导电接触的栅极接触，栅极接触部分的至少一部分直接位于所述栅电极上；以及
(f)在直接位于所述第一注入区域上方的所述第一介电层上形成电容接触，所述电容接触与所述栅极接触直接接触。
15.根据权利要求14所述的方法，其中：
步骤(a)包括，在所述衬底中形成所述第一掺杂类型的第三注入区域，所述第一注入区域、所述第二注入区域和所述第三注入区域在同一行中相互对准；
步骤(e)包括，在所述第一注入区域和所述第三注入区域之间的第二电阻区域上面形成第二栅电极，所述栅极接触具有与所述第二栅电极导电接触的额外部分；以及
步骤(d)进一步包括，在所述第三注入区域上形成第二源极接触部分。
16.根据权利要求14所述的方法，其中：
步骤(a)包括，形成所述第一掺杂类型的第三注入区域和第四注入区域，所述第一注入区域和所述第二注入区域在第一行中对准，所述第三注入区域和所述第四注入区域在第二行中对准，其中，所述源极接触延伸至第四注入区域的上面。
17.根据权利要求16所述的方法，其中：
步骤(b)包括，在所述第三注入区域和所述第四注入区域之间的第二电阻区域上面形成第二栅电极；以及
步骤(e)包括，形成与所述第二栅电极导电接触的第二栅极接触，至少一部分所述第二栅极接触直接位于所述第二栅电极上；
步骤(f)包括，在所述第三注入区域上面形成第二电容接触，所述第二电容接触和所述第二栅极接触彼此相邻；
将所述电容接触延伸，以与所述第二栅极接触直接接触；以及
所述第一介电层的一部分形成在所述第三注入区域和所述第二电容接触之间。
18.根据权利要求14所述的方法，其中，步骤(d)包括：
形成与所述第二注入区域欧姆接触的底部源极接触层，所述底部源极接触层的厚度与所述栅电极的厚度基本相同；
以及在所述底部源极接触层上形成顶部源极接触层。
19.根据权利要求18所述的方法，其中，所述顶部源极接触层和所述电容接触在同一层中形成，以及同时执行步骤(f)和所述顶部源极接触层的形成。
20.根据权利要求19所述的方法，其中，
步骤(e)和(f)都在所述底部源极接触层形成之后执行，以及
所述栅极接触和所述电容接触由互不相同的材料形成。
CN201210488693.4A 2012-01-31 2012-11-26 去耦电容器及其布局 Active CN103227211B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/362,411 US8847320B2 (en) 2012-01-31 2012-01-31 Decoupling capacitor and layout for the capacitor
US13/362,411 2012-01-31

Publications (2)

Publication Number Publication Date
CN103227211A CN103227211A (zh) 2013-07-31
CN103227211B true CN103227211B (zh) 2016-02-24

Family

ID=48837582

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210488693.4A Active CN103227211B (zh) 2012-01-31 2012-11-26 去耦电容器及其布局

Country Status (2)

Country Link
US (1) US8847320B2 (zh)
CN (1) CN103227211B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114613755A (zh) * 2014-06-27 2022-06-10 英特尔公司 去耦电容器和布置
US10037990B2 (en) 2016-07-01 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing interconnect layer and semiconductor device which includes interconnect layer
US9761712B1 (en) * 2016-10-31 2017-09-12 International Business Machines Corporation Vertical transistors with merged active area regions
US20190138682A1 (en) * 2017-11-07 2019-05-09 Qualcomm Incorporated Engineering change order (eco) cell architecture and implementation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034388A (en) * 1998-05-15 2000-03-07 International Business Machines Corporation Depleted polysilicon circuit element and method for producing the same
US6849909B1 (en) * 2000-09-28 2005-02-01 Intel Corporation Method and apparatus for weak inversion mode MOS decoupling capacitor
US6870211B1 (en) * 2003-10-10 2005-03-22 International Business Machines Corporation Self-aligned array contact for memory cells
US7338907B2 (en) * 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7718503B2 (en) * 2006-07-21 2010-05-18 Globalfoundries Inc. SOI device and method for its fabrication

Also Published As

Publication number Publication date
US20130193499A1 (en) 2013-08-01
US8847320B2 (en) 2014-09-30
CN103227211A (zh) 2013-07-31

Similar Documents

Publication Publication Date Title
US11450688B2 (en) Semiconductor integrated circuit device
CN103972227B (zh) 形成具有金属化电阻器的集成电路的方法及装置
CN103199121B (zh) 去耦电容器及其制造方法
US7994609B2 (en) Shielding for integrated capacitors
US9941263B2 (en) Semiconductor integrated circuit device
US8749022B2 (en) Capacitor device and method of fabricating the same
US11581314B2 (en) Integrated circuits and manufacturing methods thereof
KR101936036B1 (ko) 커패시터 구조물
US8659121B2 (en) Semiconductor devices with orientation-free decoupling capacitors and methods of manufacture thereof
CN103227211B (zh) 去耦电容器及其布局
US20220037308A1 (en) Multi-fingered diode with reduced capacitance and method of making the same
US8901653B2 (en) Semiconductor device
CN102969342B (zh) 电容器和制造电容器的方法
US10181533B2 (en) Transcap manufacturing techniques without a silicide-blocking mask
CN103208535B (zh) 去耦电容器及其制造方法
CN108172565B (zh) 一种mom电容及集成电路
US11973081B2 (en) Integrated circuit including integrated standard cell structure
US10319866B2 (en) Layout techniques for transcap area optimization
US20210320059A1 (en) Hybrid back-end-of-line (beol) dielectric for high capacitance density metal-oxide-metal (mom) capacitor
US10629523B2 (en) Via-based vertical capacitor and resistor structures
KR100928511B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant