CN103199873A - 两级分块crc运算的快速配置方法 - Google Patents

Abstract

本发明公开了一种两级分块CRC运算的快速配置方法，第一级分块用于并行处理的多通道设置，第二级分块用于顺序处理的通道内并行位宽设置，本发明方法不仅能够快速配置校验值生成和正序、逆序校验方法，并且能够利用并行结构进一步的提高CRC运算的运算速度。采用多通道与并行位宽混合的结构，运算速度快，实现了鲁棒的、可变并行通道数与并行位宽长度的高速CRC运算，便于软硬件集成与实现，节省了电路系统开销，提高了系统的运行效率。

Description

两级分块CRC运算的快速配置方法

技术领域

本发明涉及两级分块CRC运算的快速配置方法，属于通信技术领域。

背景技术

CRC编码是一种常用的错误检验码，宽带码分多址/时分-同步码分多址/长期演进系统(WCDMA/TD-SCDMA/LTE)等各版本的协议中都使用了多种不同长度的CRC运算（包括校验值生成与校验），以保证各种传输格式下信息传输的正确性。

CRC编码是一种系统循环码，编码后的数据分为信息序列和校验序列两部分，信息序列在左，校验序列在右。CRC编码作为一种循环码，其校验序列每循环一位，都可能作为某一特定消息序列的校验序列。

一般原理：

发送信息序列b₀b₁…b_k-1b_k对应多项式为M(X)=b₀X^k+b₁X^k-1…+b_k-1X+b_k，生成多项式G(X)=p_mX^m+p_m-1X^m-1…+p₁X+p₀，校验序列R(X)=M(X)×X^mmodG(X)对应多项式为R(X)=r_m-1X^m-1+r_m-2X^m-2…+r₁X+r₀，发送序列M_S(X)=M(X)×X^m+R(X)；接收序列M_R(X)，如果无差错接收M_R(X)=M_S(X)，则M_R(X)modG(X)=0，否则出错。

由上可知生成CRC校验位和对接收序列进行校验都通过以G(X)为模做除法的方式来实现；除法电路通常使用反馈移位寄存器来实现，图1为一种现有的CRC校验生成电路，图2、图3为申请号为201210401213.6、名称为“CRC逆序串行解码算法、扩展的并行逆序解码方法及装置”中给出的先进先出的CRC正序校验电路和后进先出的CRC逆序校验电路的示意图。三类运算电路结构相同，对于该结构的优化，相关文献给出了多种优化方法：并行位宽、查表法、分块处理等。上述方法部分涉及多项式计算，对于不同长度的CRC编码、解码难以推广，无法实现快速配置；部分仍采用顺序处理结构，通过增加并行计算位宽提高运行速度，无法满足超高速链路需求。

发明内容

有鉴于此，本发明的主要目的是针对三类相同电路结构提出一种两级分块CRC运算的快速配置方法，第一级分块用于并行处理的多通道设置，第二级分块用于顺序处理的通道内并行位宽设置，不仅能够快速配置校验值生成和正序、逆序校验，并且能够利用并行结构进一步的提高CRC的运算速度。

为达到上述目的，本发明的技术方案是这样实现的：

提供一种两级分块CRC运算的快速配置方法，第一级分块处理包括如下步骤：

步骤1：将L位输入处理序列a₁…a_L的最后m位，直接作为通道0的输出，即C₀=(a_L-m+1...a_L-1a_L)；

步骤2：剩余序列a₁…a_L-m从右往左被分成n块，每块长度为W，若a₁所在数据块长度小于W，前面补零使数据块长度为W，依次放入通道i中处理，通过第二级分块处理获得C_i，其中（表示向上取整数），i=1,2,...,n；

步骤3：将所有通道内的计算结果异或，求得

第二级分块处理为对通道1～n内W位数据实现顺序并行位宽处理，即计算C_i包括如下步骤：

步骤1：定义每个通道中处理的W位比特数从左往右为c₁…c_W；将c₁…c_W从左往右进行w位分块，最后一块长度为t，t=w或

步骤2：由生成多项式G(X)=p_mX^m+p_m-1X^m-1…+p₁X+p₀的系数获得m×1阶向量P、m阶方阵F、m×w阶处理矩阵Γ_w、m×t阶处理矩阵Γ_t、m阶方阵F^(i-1)W(其中i=1,2,...,n)；

步骤3：通道i处理过程如下：

c₁…c_W后添加m位0，变为W+m位处理数据；

由左往右，从W+m位处理数据中截取第一个w位数据，转置为列向量，左乘Γ_w得到m位比特，将其转置为行向量与后面的处理数据异或得到新的处理数据；

由左往右，从新的数据中截取第二个w位数据，重复上一步动作直至剩余最后t+m位数据；

由左往右，从剩余数据中截取t位数据，转置为列向量，左乘

得到m位比特，将其转置为行向量与后面的处理数据异或得到本处理通道的计算结果C_i。

进一步地，在第一级分块处理的步骤1中：

当生成CRC校验值时，所述L位输入处理序列(a₁…a_L)=(x_m…,x₂,x₁,b₀,b₁…b_k,0_m-1...0₀)，其中x_m…,x₂,x₁为寄存器高位到低位的初始状态值，b₀,b₁…b_k为发送序列，0_m-1…0₀为m位零比特；R值为生成的CRC校验值。

进一步地，在第一级分块处理的步骤1中：

当正序校验CRC值时，所述L位输入处理序列(a₁…a_L)=(x_m…,x₂,x₁,b₀,b₁…b_k,r_m-1…r₀)，其中x_m…,x₂,x₁为寄存器高位到低位的初始状态值，b₀,b₁…b_k,r_m-1…r₀为发送序列与校验值构成的接收序列；R值为全零时校验正确，否则校验出错。

进一步地，在第一级分块处理的步骤1中：

当逆序校验CRC值时，所述L位输入处理序列(a₁…a_L)=(r₀…,r_m-1,b_k…b₁,b₀)，其中r₀…,r_m-1,b_k…b₁,b₀为发送序列与校验值构成的接收序列的逆序；

为CRC校验值生成电路的寄存器低位到高位的初始状态值x₁,x₂…,x_m时，校验正确，否则校验出错。

进一步地，在第二级分块处理的步骤2中：

当生成CRC校验值或正序校验CRC值时，定义多项式G(X)的i次项的系数p_i为m×1阶向量P的第m-i行第1列，其中i=1,2,...,m-1，P的第m行第1列为1，即 $P=\left[\begin{array}{c}{p}_{m-1}\\ p_{m-2}\\ ...\\ p_1\\ 1\end{array}\right];$ 定义m阶方阵F的第i行第1列为P的第i行第1列，其中i=1,2,...,m，定义m阶方阵F的第j行第j+1列为1，其中j=1,2,…,m-1，定义F的其它位置为0，即 $F=\left[\begin{array}{ccccc}{p}_{m-1}& 1& 0& ...& 0\\ p_{m-2}& 0& 1& ...& 0\\ ...& ...& ...& ...& ...\\ p_1& 0& 0& ...& 1\\ 1& 0& 0& ...& 0\end{array}\right];$ 定义m×w阶处理矩阵Γ_w的第j列向量为m×1阶向量其中j=1,2,...,w，即

定义m×t阶处理矩阵Γ_t的第j列向量为矩阵Γ_w的第w-t+j列向量，其中j=1,2,...,t，t≤w，即 ${\mathrm{\Γ}}_t=[F^{t-1}\⊗{\mathrm{PF}}^{t-2}\⊗P\·\·\·F\⊗\mathrm{PP}];$

当逆序校验CRC值时，定义多项式G(X)的i次项的系数p_i为m×1阶向量P的第i行第1列，

其中i=1,2,...,m-1，P的第m行第1列为1，即 $P=\left[\begin{array}{c}{p}_1\\ p_2\\ ...\\ p_{m-1}\\ 1\end{array}\right];$ 定义m阶方阵F的第i行第1列为P的第i行第1列，其中i=1,2,...,m，定义m阶方阵F的第j行第j+1列为1，其中j=1,2,...,m-1，定义F的其它位置为0，即 $F=\left[\begin{array}{ccccc}{p}_1& 1& 0& ...& 0\\ p_2& 0& 1& ...& 0\\ ...& ...& ...& ...& ...\\ p_{m-1}& 0& 0& ...& 1\\ 1& 0& 0& ...& 0\end{array}\right];$ 定义m×w阶处理矩阵Γ_w的第j列向量为m×1阶向量

其中j=1,2,...,w，即

定义m×t阶处理矩阵Γ_t的第j列向量为矩阵Γ_w的第w-t+j列向量，其中j=1,2,...,t，t≤w，即 ${\mathrm{\Γ}}_t=[F^{t-1}\⊗{\mathrm{PF}}^{t-2}\⊗P\·\·\·F\⊗\mathrm{PP}].$

本发明的两级分块CRC运算的快速配置方法，具有以下主要特点：

（1）不仅能够用于CRC逆序校验，也可用于具有相同电路结构的CRC正序校验或生成CRC校验值；

（2）能够任意配置生成多项式G(X)、第一级分块位宽W、第二级并行位宽w；

（3）采用并行多通道与并行位宽运算的混合模型，运算所需时钟约为现有串行计算所需时钟的1/(n×w)，约为现有并行位宽所需时钟的1/n，提高了运算效率；

（4）根据矩阵P、F、Γ_w、Γ_t、F^(i-1)W、F^m可以快速生成查询表，便于软、硬件的快速实现；

（5）能够对寄存器初始状态设置。

综合以上优点，与现有技术相比，本发明充分利用了CRC的特点，采用多通道与并行位宽混合的结构，运算速度快，实现了鲁棒的、可变并行通道数与并行位宽长度的高速CRC运算，便于软硬件集成与实现，节省了电路系统开销，提高了系统的运行效率。

附图说明

图1p_mX^m+p_m-1X^m-1+...+p₁X¹+p₀(p₀=1、p_m=1)对应的串型CRC校验值生成电路；

图2p_mX^m+p_m-1X^m-1+...+p₁X¹+p₀(p₀=1、p_m=1)对应的FIFO串型校验电路；

图3p_mX^m+p_m-1X^m-1+...+p₁X¹+p₀(p₀=1、p_m=1)对应的LIFO串型校验电路；

图4两级分块CRC运算的第一级配置方法；

图5两级分块CRC运算的第二级配置方法；

图6实施例的两级分块CRC运算的性能仿真结果图。

具体实施方法

本发明可以在WCDMA/TD-SCDMA/LTE等基带芯片的CRC运算单元使用，节省CRC运算所需时钟，提高芯片整体效率。

本发明的实施方法具体是这样实现的：

A：设置(p₀,p₁…,p_m-1,p_m)(p₀=1、p_m=1)为生成多项式G(X)=p_mX^m+p_m-1X^m-1…+p₁X+p₀的低次项到高次项的系数；设置寄存器初始状态为INIT=(x_m…,x₂,x₁)；设置长度为L的输入处理序列为a₁…a_L，其中L必大于m；设置b₀,b₁…b_k为发送序列，r_m-1…r₀为m位校验值。

当生成CRC校验值时，(a₁…a_L)=(x_m…,x₂,x₁,b₀,b₁…b_k,0_m-1…0₀)；当正序校验CRC值时，(a₁…a_L)=(x_m…,x₂,x₁,b₀,b₁…b_k,r_m-1…r₀)；当逆序校验CRC值时，(a₁…a_L)=(r₀…,r_m-1,b_k…b₁,b₀)。

B：设置W为第一级分块中，通道处理的比特位数，同时获得

(

表示向上整数），如图4所示；设置w为第二级分块中，通道内顺序处理的并行比特位长度，同时获得t=w或

如图5所示；

C：计算P、F、Γ_w、Γ_t、F^(i-1)W(其中i=1,2,...,n)；若为CRC逆序校验，需计算F^m；

D：如图4所示，设置第0个通道中，输出处理序列的最后m位比特，即C₀=(a_L-m+1...a_L-1a_L)；设置剩余序列a₁…a_L-m从右往左被分成n块，每块长度为W，若a₁所在数据块长度小于W，前面补零使数据块长度为W，依次放入通道i中处理，其中i=1,2,...,n；

E：定义每个通道中处理的W位比特数从左往右为c₁…c_W；将c₁…c_W从左往右进行w位分块，最后一块长度为t；如图5所示，通道i处理过程如下：

c₁…c_W后添加m位0，变为W+m位处理数据；

由左往右，从W+m位处理数据中截取第一个w位数据，转置为列向量，左乘Γ_w得到m位

比特，将其转置为行向量与后面的处理数据异或得到新的处理数据；

由左往右，从新的数据中截取第二个w位数据，重复上一步动作直至剩余最后t+m位数据；

由左往右，从剩余数据中截取t位数据，转置为列向量，左乘

得到m位比特，

将其转置为行向量与后面的处理数据异或得到本处理通道的计算结果C_i。

F：将所有通道内的计算结果异或，求得若为生成CRC校验值，R值为生成的CRC校验值；若为正序校验CRC值，R值为全零，校验正确，否则出错；若为逆序校验CRC值， $F^m\⊗R^T={(x_1,x_2...,x_m)}^T,$ 表示校验正确，否则出错。

下面结合实例对本发明进一步说明，实例中以基带芯片都用到，编码长度为m=8的生成多项式G(x)=X⁸+X⁷+X⁴+X³+X+1为例，设置初始序列INIT=(10011011)，发送序列为长度58000的比特串1010…1010，其中10交替出现，设置多种一级分块长度W=(60000,30000,20000,15000)，设置多种并行位宽w=(1,2,3,4,6,8,9,12,16)。

当生成CRC校验值时，步骤A中，(a₁…a_L)=(100110111010…101000000000)，L=58016；步骤B中n=(1,2,3,4)，若W能被w整除，t=w，否则

步骤C中，P=(1 0 0 1 1 0 1 1)^T， $F=\left[\begin{array}{cccccccc}1& 1& 0& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 0& 1& 0& 0& 0& 0\\ 1& 0& 0& 0& 1& 0& 0& 0\\ 1& 0& 0& 0& 0& 1& 0& 0\\ 0& 0& 0& 0& 0& 0& 1& 0\\ 1& 0& 0& 0& 0& 0& 0& 1\\ 1& 0& 0& 0& 0& 0& 0& 0\end{array}\right],$ 其它如Γ_w、Γ_t、F^(i-1)W可直接根据P、F、w、t、W计算获得；步骤Ｄ中a₁所在数据块均需补1992个零；步骤E、F运算求得校验值R=(11000100)。

当为正序校验CRC值时，步骤A中，(a₁…a_L)=(10011011 1010…1010 11000100)，步骤B～步骤F同生成CRC校验值，通过计算求得R=(00000000)，校验正确。

当为逆序校验CRC值时，步骤A中，(a₁…a_L)=(00100011 010…10101)，L=58008；步骤B中n=(1,2,3,4)，若W能被w整除，t=w，否则

步骤C中，P=(1 0 1 1 0 0 1 1)^T， $F=\left[\begin{array}{cccccccc}1& 1& 0& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 0& 1& 0& 0& 0& 0\\ 1& 0& 0& 0& 1& 0& 0& 0\\ 1& 0& 0& 0& 0& 1& 0& 0\\ 0& 0& 0& 0& 0& 0& 1& 0\\ 1& 0& 0& 0& 0& 0& 0& 1\\ 1& 0& 0& 0& 0& 0& 0& 0\end{array}\right],$ 其它如Γ_w、Γt、F^(i-1)W、F^m可直接根据P、F、w、t、W、m计算获得；步骤Ｄ中a₁所在数据块均需补2000个零；步骤E、F运算求得校验值R=(01101000)，

转置为行向量后为生成CRC初始序列INIT=(10011011)的逆序，校验正确。

本实施例CRC逆序校验运算耗时仿真结果如图6所示，当n=1位时，即为申请号为201210401213.6的专利中描述的并行处理方法；生成CRC校验值及CRC正序校验运算性能与CRC逆序校验类似。

通过实例可知，两级分块CRC运算的快速配置方法，不仅能够根据任意生成多项式G(x)，第一级分块位宽W、并行位宽w进行快速配置生成CRC校验值、CRC正序校验、CRC逆序校验；同时由仿真结果可知，w增加能够显著提高运算性能，且通道数n增加能够进一步的提高运算性能。

本发明相对于串行处理，性能提高n×w倍左右；相对于并行位宽顺序处理，性能提高n倍左右。

本发明所述两级分块CRC运算的快速配置方法可以通过硬件电路或软硬件结合的方式实现。

当为硬件实现时，芯片设计完成后，不能再进行修改。因此由于WCDMA/TD-SCDMA/LTE等系统均支持多种长度的CRC编码，只须将通过本发明方法获得的对应于各CRC生成多项式的相关矩阵参数、第一级分块位宽、并行位宽数固化在系统中,硬件按照寄存器配置来选择其中多个硬件逻辑模块进行运算即可实现可变长度CRC运算。

当为硬件和软件结合实现时，芯片内部采用软件计算的方式进行CRC运算，则可以通过更新存储在存储器中的相关矩阵参数、第一级分块位宽、并行位宽数来实时修改其所对应的CRC生成多项式，以满足版本升级，模块通用等要求。

当然，本发明还可有其它多种实施例，在不违背本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的保护范围。

Claims (6)

1.一种两级分块CRC运算的快速配置方法，其特征在于：

第一级分块处理包括如下步骤：

步骤1：将L位输入处理序列a₁…a_L的最后m位，直接作为通道0的输出，即C₀=(a_L-m+1...a_L-1a_L)；

步骤2：剩余序列a₁…a_L-m从右往左被分成n块，每块长度为W，若a₁所在数据块长度小于W，前面补零使数据块长度为W，依次放入通道i中处理，通过第二级分块处理获得C_i，其中(

表示向上取整数），i=1,2,...,n；

步骤3：将所有通道内的计算结果异或，求得

第二级分块处理为对通道1～n内W位数据实现顺序并行位宽处理，即计算C_i包括如下步骤：

步骤1：定义每个通道中处理的W位比特数从左往右为c₁…c_W；将c₁…c_W从左往右进行w位分块，最后一块长度为t，t=w或

步骤2：由生成多项式G(X)=p_mX^m+p_m-1X^m-1…+p₁X+p₀的系数获得m×1阶向量P、m阶方阵F、m×w阶处理矩阵Γ_w、m×t阶处理矩阵Γ_t、m阶方阵F^(i-1)W(其中i=1,2,...,n)；

步骤3：通道i处理过程如下：

c₁…c_W后添加m位0，变为W+m位处理数据；

由左往右，从W+m位处理数据中截取第一个w位数据，转置为列向量，左乘Γ_w得到m位比特，将其转置为行向量与后面的处理数据异或得到新的处理数据；

由左往右，从新的数据中截取第二个w位数据，重复上一步动作直至剩余最后t+m位数据；

由左往右，从剩余数据中截取t位数据，转置为列向量，左乘得到m位比特，将其转置为行向量与后面的处理数据异或得到本处理通道的计算结果C_i。

2.根据权利要求1所述的两级分块CRC运算的快速配置方法，其特征在于：

生成CRC校验值时，所述L位输入处理序列(a₁…a_L)=(x_m…,x₂,x₁,b₀,b₁…b_k,0_m-1…0₀)，其中x_m…,x₂,x₁为寄存器高位到低位的初始状态值，b₀,b₁…b_k为发送序列，0_m-1…0₀为m位零比特；R值为生成的CRC校验值。

3.根据权利要求1所述的两级分块CRC运算的快速配置方法，其特征在于：

正序校验CRC值时，所述L位输入处理序列(a₁…a_L)=(x_m…,x₂,x₁,b₀,b₁…b_k,r_m-1…r₀)，其中x_m…,x₂,x₁为寄存器高位到低位的初始状态值，b₀,b₁…b_k,r_m-1…r₀为发送序列与校验值构成的接收序列；R值为全零时校验正确，否则校验出错。

4.根据权利要求1所述的两级分块CRC运算的快速配置方法，其特征在于：

逆序校验CRC值时，所述L位输入处理序列(a₁…a_L)=(r₀…,r_m-1,b_k…b₁,b₀)，其中r₀…,r_m-1,b_k…b₁,b₀为发送序列与校验值构成的接收序列的逆序；

为CRC校验值生成电路的寄存器低位到高位的初始状态值x₁,x₂…,x_m时，校验正确，否则校验出错。

5.根据权利要求2或3所述的两级分块CRC运算的快速配置方法，其特征在于：

所述第二级分块处理的步骤2中，定义多项式G(X)的i次项的系数p_i为m×1阶向量P的第m-i行第1列，其中i=1,2,...,m-1，P的第m行第1列为1，即 $P=\left[\begin{array}{c}{p}_{m-1}\\ p_{m-2}\\ ...\\ p_1\\ 1\end{array}\right];$ 定义m阶方阵F的第i行第1列为P的第i行第1列，其中i=1,2,...,m，定义m阶方阵F的第j行第j+1列为1，其中j=1,2,...,m-1，定义F的其它位置为0，即 $F=\left[\begin{array}{ccccc}{p}_{m-1}& 1& 0& \·\·\·& 0\\ p_{m-2}& 0& 1& \·\·\·& 0\\ \·\·\·& \·\·\·& \·\·\·& \·\·\·& \·\·\·\\ p_1& 0& 0& \·\·\·& 1\\ 1& 0& 0& \·\·\·& 0\end{array}\right];$ 定义m×w阶处理矩阵Γ_w的第j列向量为m×1阶向量

其中j=1,2,...,w，即

定义m×t阶处理矩阵Γ_t的第j列向量为矩阵Γ_w的第w-t+j列向量，其中j=1,2,...,t，t≤w，即 ${\mathrm{\Γ}}_t=[F^{t-1}\⊗{\mathrm{PF}}^{t-2}\⊗P\·\·\·F\⊗\mathrm{PP}].$

6.根据权利要求4所述的两级分块CRC运算的快速配置方法，其特征在于：

所述第二级分块处理的步骤2中，定义多项式G(X)的i次项的系数p_i为m×1阶向量P的第i行第1列，其中i=1,2,...,m-1，P的第m行第1列为1，即 $P=\left[\begin{array}{c}{p}_1\\ p_2\\ ...\\ p_{m-1}\\ 1\end{array}\right];$ 定义m阶方阵F的第i行第1列为P的第i行第1列，其中i=1,2,...,m，定义m阶方阵F的第j行第j+1列为1，其中j=1,2,...,m-1，定义F的其它位置为0，即 $F=\left[\begin{array}{ccccc}{p}_1& 1& 0& ...& 0\\ p_2& 0& 1& ...& 0\\ ...& ...& ...& ...& ...\\ p_{m-1}& 0& 0& ...& 1\\ 1& 0& 0& ...& 0\end{array}\right];$ 定义m×w阶处理矩阵Γ_w的第j列向量为m×1阶向量

其中j=1,2,...,w，即

定义m×t阶处理矩阵Γ_t的第j列向量为矩阵Γ_w的第w-t+j列向量，其中j=1,2,...,t，t≤w，即 ${\mathrm{\Γ}}_t=[F^{t-1}\⊗{\mathrm{PF}}^{t-2}\⊗P\·\·\·F\⊗\mathrm{PP}].$

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