CN103198869B

CN103198869B - 一种空间ccd图像存储器nand闪存纠错编/解码器及纠错方法

Info

Publication number: CN103198869B
Application number: CN201310067874.4A
Authority: CN
Inventors: 李进; 金龙旭; 李国宁; 张然峰; 韩双丽
Original assignee: Changchun Institute of Optics Fine Mechanics and Physics of CAS
Current assignee: Changchun Institute of Optics Fine Mechanics and Physics of CAS
Priority date: 2013-03-04
Filing date: 2013-03-04
Publication date: 2016-04-27
Anticipated expiration: 2033-03-04
Also published as: CN103198869A

Abstract

本发明涉及一种空间CCD图像存储器NAND闪存纠错编解码器及纠错方法，该纠错编解码器包括：编码帧构造、编码行缓存、2个（170，164）缩短RS编码器、1个（172，166）缩短RS编码器、校验码一次存储、编码列缓存、（255，249）RS编码器、校验码二次存储、读取数据帧、解码列缓存、（255，249）RS解码器、解码行缓存、2个（170，164）缩短RS解码器、1个（172，166）缩短RS解码器以及数据输出装置。本发明的空间CCD图像存储器NAND闪存纠错编解码器及纠错方法，可以同时纠正突发错误和多个随机错误，大大提高了NAND闪存存储图像的可靠性，非常适合空间CCD相机的应用。

Description

一种空间CCD图像存储器NAND闪存纠错编/解码器及纠错方法

技术领域

本发明涉及一种空间CCD图像的存储技术，尤其是涉及一种空间CCD图像存储器NAND闪存纠错编/解码器及纠错方法。

背景技术

目前，基于CCD成像技术的空间相机正向小型化、轻型化、高分辨率、大视场、宽覆盖方向发展，这就要求相机图像存储系统采用专门的图像存储器进行设计。适合空间CCD相机应用的图像存储器为NAND闪存，因为它存储容量大、非易失、速度快、抗震强、体积小。而NAND闪存一方面在空间环境中容易受辐射的影响发生单粒子翻转现象，导致数据差错，即写入到存储器的数据和读出数据不同。另一方面，NAND闪存本身由于工艺的原因，读写操作时也容易发生差错。另外，随着NAND闪存技术的发展，多个比特可存储到一个cell中，即MLC，这样存储密度的增加，也增加了数据存储的差错。而空间CCD相机对图像存储器可靠性要求十分苛刻。因此，NAND闪存控制器的ECC设计十分重要，也是闪存控制器设计的最主要且最复杂的任务。

目前，常用的NAND闪存纠错方法为BCH码和RS码。BCH码是二进制纠错编码方法，它可以纠正多个随机错误，然而图像一个像素是以字节为单位，采用比特级处理必然效率很低、占用大量时间。另外，BCH码纠错能力远低于RS码。RS码具有较强的纠错能力，是以字节为单位处理的，然而它只能纠正多个突发错误。对于NAND闪存读写操作时可能会出现多个随机错误，RS码纠正时很困难且效率较低。

发明内容

本发明要解决现有技术中存在的技术问题，本发明提供一种同时纠正NAND闪存突发错误和多个错误，为CCD图像存储器NAND闪存进行纠错的，空间CCD图像存储器NAND闪存纠错编/解码器及纠错方法。

为了解决上述技术问题，本发明的技术方案具体如下：

一种空间CCD图像存储器NAND闪存纠错编/解码器，包括：

编码帧构造单元、编码行缓存单元、2个(170，164)缩短RS编码器、1个(172，166)缩短RS编码器、校验码一次存储、编码列缓存单元、(255，249)RS编码器、校验码二次存储、读取数据帧、解码列缓存单元、(255，249)RS解码器、解码行缓存单元、2个(170，164)缩短RS解码器、1个(172，166)缩短RS解码器以及数据输出装置；

NAND闪存纠错编/解码器为二维RS乘积码编/解码器；NAND闪存写数据操作时，可以249行，494列的图像帧为单位进行编码；经行列RS编码后可得到大小为255×512的数据帧；

该纠错编/解码器：

可对编码帧的每行使用2个(170，164)缩短RS编码器和1个(172，166)缩短RS编码器进行编码，得到18个行校验码，将每行的18个校验码存储到编码帧构造单元中；编码帧构造单元中存储的为原始数据和行校验码，大小为249行，512列，其中后18列为校验码；

可将数据部分249×494存入FLASH中的数据区中，将行校验码、列校验码以及校验的校验码存入FLASH中的信息区中；

NAND闪存读数据操作时，可与乘积RS编码相反的顺序进行解码，最终纠正错误，得到正确的数据。

在上述技术方案中，所述的编码帧构造单元可将每行494个像素的，249行的图像组织成一个二维表的编码帧，NAND闪存纠错是以编码帧为单位进行编码，编码后将数据和校验码存入NAND闪存中。

在上述技术方案中，所述的编码行缓存单元可将编码帧的一行数据转移到编码行缓存单元中，在编码行缓存单元中的一行数据使用3个行缩短RS编码器进行编码。

在上述技术方案中，所述的校验码一次存储模块可将每行数据经行RS编码后的冗余码存入该行数据后面，编码帧由249×494数据和249×18冗余码组成。

在上述技术方案中，所述的编码列缓存单元可将经行RS编码后的更新编码帧一列数据转移到编码列缓存单元中，将编码列缓存单元中的数据输入到(255，249)RS编码器。

在上述技术方案中，所述的(255，249)RS编码器可将编码列缓存单元中的数据进行编码，得到6个冗余码，最终得到255个数据。

在上述技术方案中，所述的校验码二次存储模块可将每列数据经列RS编码后的冗余码存入该列数据和列校验码后面。

一种上述技术方案中所述的空间CCD图像存储器NAND闪存纠错编/解码器的纠错方法，包括以下步骤：

步骤一、将大小为M×N的CCD图像分成若干个大小为249×494且互不重叠的编码帧，并进行编号，将第一帧存入编码帧存储器中；

步骤二、读取编码帧存储器中第一行数据，转移到编码行缓存单元中；

步骤三、将编码行缓存单元中的数据第1～164采用1#(170，164)缩短RS编码器进行编码；第165～328采用2#(170，164)缩短RS编码器进行编码；第329～494采用3#(172，166)缩短RS编码器进行编码；

步骤四、将步骤三得到校验码存入编码帧存储器中；执行步骤二，读取编码帧存储器中的下一行数据，直到编码帧中所有行数据编码结束，执行步骤五；

步骤五、读取编码帧存储器中第一列数据，并转移到编码列缓存单元中；

步骤六、将编码列缓存单元中的数据采用(255，249)RS编码器进行编码；

步骤七、将步骤六得到校验码存入编码帧存储器中；执行步骤五，读取编码帧存储器中的下一列数据，直到编码帧中所有列数据编码结束，执行步骤八；

步骤八、将编码帧存储器中所有数据写入NAND闪存中；

步骤九、读取NAND闪存中数据，并进行译码操作。

在上述技术方案中，所述步骤六中的(255，249)RS编码器的编码方法为：

(1)由有限域性质求得GF(2⁸)上本原多项式F(x)＝x⁸+x⁴+x²+1；对于有限域GF(2⁸)中的每一个元素都可用它的一组自然基底{1,α,α²,…,α⁶,α⁷}表示，其中，α是本原域元素；有F(α)＝0，得到α⁸＝α⁴+α³+α²+1；由上式求得GF(2⁸)域的全部元素编码表；

(2)生成多项式为由式和编码表得出生成多项式g(x)＝x⁶+126x⁵⁵+...+49x+117；

(3)设待输入编码器的码字多项式为D(x)，产生的校验元为R(x)，则编码后码多项式C(x)可表示为C(x)＝x^n-kD(x)+R(x)，求出R(x)完成编码；

其中，k为D(x)位数，n-k＝56为R(x)位数。

在上述技术方案中，步骤九中的译码方法为：

(1)由输入译码器的R(x)求伴随式S(x)；

(2)由伴随式使用BM算法求错误位置多项式σ(x)和错误值多项式ω(x)；

(3)确定错误位置数和错误位置；

(4)将错误位置α^255-i和错误估值多项式ω(x)代入Forney公式求出错误值e_i；计算出错误位置和错误值之后，错误值与对应错误位置的码元异或便可得到纠错之后的码元。

本发明具有以下的有益效果：

本发明的空间CCD图像存储器NAND闪存纠错编/解码器及纠错方法，可以同时纠正突发错误和多个随机错误，大大提高了NAND闪存存储图像的可靠性，非常适合空间CCD相机的应用。

本发明的空间CCD图像存储器NAND闪存纠错编/解码器及纠错方法，处理速度快、纠错能力强。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1为本发明的空间CCD图像存储器NAND闪存纠错编/解码器一种具体实施方式的结构示意图。

图2为图1所示具体实施方式的装置示意图。

图3为图1所示具体实施方式的编码帧结构示意图。

具体实施方式

本发明的发明思想为：

本发明的一种空间CCD图像存储器NAND闪存纠错编/解码器，包括：编码帧构造单元、编码行缓存单元、2个(170，164)缩短RS编码器、1个(172，166)缩短RS编码器、校验码一次存储、编码列缓存单元、(255，249)RS编码器、校验码二次存储、读取数据帧、解码列缓存单元、(255，249)RS解码器、解码行缓存单元、2个(170，164)缩短RS解码器、1个(172，166)缩短RS解码器、数据输出装置。

NAND闪存纠错编/解码器采用一种二维RS乘积码编/解码器。NAND闪存写数据操作时，以249×494(249行，494列)图像帧为单位进行编码。对编码帧的每行使用2个(170，164)缩短RS编码器和1个(172，166)缩短RS编码器进行编码，得到18个行校验码。同时将每行的18个校验码存储到编码帧构造单元中。此时，编码帧构造单元中存储的为原始数据和行校验码，大小为249×512(249行，512列)，其中后18列为校验码。行RS编码后，对行编码后帧每列使用1个(255，249)RS编码器，得到6个校验码。对后18列(行校验码)进行列RS编码时，得到的校验码，称为校验的校验。最终，经行列RS编码后得到大小为255×512的数据帧。将数据部分249×494存入FLASH中的数据区中，将行校验码、列校验码以及校验的校验码存入FLASH中的信息区中。NAND闪存读数据操作时，采用与乘积RS编码相反的顺序进行解码，最终纠正错误，得到正确的数据。

所述的编码帧构造单元是将每249行(每行494个像素)图像组织成一个二维表，这里称为编码帧。NAND闪存纠错是以编码帧为单位进行编码，编码后将数据和校验码存入NAND闪存中。

所述的编码行缓存单元将编码帧的一行数据转移到编码行缓存单元中，在编码行缓存单元中的一行数据使用3个行缩短RS编码器进行编码。编码完一行后读取编码帧的下一行，直到249行编码结束。

所述的1#(170，164)缩短RS编码器、2#(170，164)缩短RS编码器和3#(172，166)缩短RS编码器是将编码行缓存单元模块中的一行数据第1～164采用1#(170，164)缩短RS编码器进行编码；第165～328采用2#(170，164)缩短RS编码器进行编码；第329～494采用3#(172，166)缩短RS编码器进行编码。最终，每行494个数据经3个缩短RS码编码后得到18个冗余码，这样得到的每行数据总数为512。

所述的校验码一次存储模块是将每行数据经行RS编码后的冗余码存入该行数据后面。此时编码帧由249×494数据和249×18冗余码组成。

所述的编码列缓存单元是将经行RS编码后的更新编码帧一列数据转移到编码列缓存单元中，将编码列缓存单元中的数据输入到(255，249)RS编码器。

所述的(255，249)RS编码器将编码列缓存单元中的数据进行编码，得到6个冗余码，最终得到255个数据。编码完一列后读取编码帧的下一列，直到512列数据(249列数据和18列冗余码)编码结束。

所述的校验码二次存储模块是将每列数据经列RS编码后的冗余码存入该列数据和列校验码后面。此时编码帧由249×494数据、249×18行冗余码、6×249列冗余码和6×18校验的校验码组成。最后将编码帧存入NAND闪存，然后进行下一帧编码。

所述的1#(170，164)缩短RS编码器和2#(170，164)缩短RS编码器，码长n＝170，信息码k＝164。因此，最小码距为d_min＝2t+1＝7，最大纠错码元数为t＝(n-k)/2＝3。由于码长2⁷-1<n<2⁸-1，所以，RS(170，164)是有限域GF(2⁸)上标准码RS(255,249)的缩短码。RS(255,249)的缩短码的编码方法与标准码RS(255,249)编码相同。

所述的3#(172，166)缩短RS编码器，码长n＝172，信息码k＝166。因此，最小码距为d_min＝2t+1＝7，最大纠错码元数为t＝(n-k)/2＝3。由于码长2⁷-1<n<2⁸-1，所以，RS(172，166)是有限域GF(2⁸)上标准码RS(255,249)的缩短码。RS(255,249)的缩短码的编码方法与标准码RS(255,249)编码相同。

所述的(255，249)RS编码器，码长n＝255，信息码k＝249。最小码距为d_min＝2t+1＝7，最大纠错码元数为t＝(n-k)/2＝3。由于码长n＝2⁸-1＝255，所以，RS(255，249)是有限域GF(2⁸)上标准码RS(255,249)码。

所述的2个(170，164)缩短RS编码器和1个(172，166)缩短RS编码器，采用添0和去的0的办法使其变为标准形式的RS码。这时，在设计编码器时，当输入164B和166B数据时，编码器会自动分别补85B和83B的0，将长度转为249，然后生成6B的校验码元和255B的RS(255,249)码。当编码结果输出时，在将所加入的0去掉，变成RS(170，164)和RS(172，166)码输出。译码时，把原始数据和校验码一并读出组合输入译码器，译码器也会自动填补0，译码输出结果后，去掉填补的0即可。

所述的乘积RS码编码器采用由行缩短RS编码器和列标准RS编码器组成的二维乘积RS码。行RS码可纠正t＝(d_min-1)/2＝3个随机错误；列RS码可纠正t＝(d_min-1)/2＝3个随机错误。则乘积码可纠正t＝(d_mind_min-1)/2＝24个随机错误，可纠正长为t＝(d_mind_min-1)/2＝24，并且还能纠正长为b≤max(3×172,3×255)突发错误。

本发明的一种空间CCD图像存储器NAND闪存纠错方法，包括以下步骤：

步骤一、将大小为M×N的CCD图像分成若干个大小为249×494且互不重叠的编码帧，并进行编号，同时将第一帧存入编码帧存储器中。

步骤二、然后读取编码帧存储器中第一行数据，并转移到编码行缓存单元中。

步骤三、将编码行缓存单元中的数据第1～164采用1#(170，164)缩短RS编码器进行编码；第165～328采用2#(170，164)缩短RS编码器进行编码；第329～494采用3#(172，166)缩短RS编码器进行编码。步骤四、将步骤三得到校验码存入编码帧存储器中。执行步骤二，即读取编码帧存储器中的下一行数据。直到编码帧中所有行数据编码结束，执行步骤五。

步骤五、读取编码帧存储器中第一列数据，并转移到编码列缓存单元中。

步骤六、将编码列缓存单元中的数据采用(255，249)RS编码器进行编码。

步骤七、将步骤六得到校验码存入编码帧存储器中。执行步骤五，即读取编码帧存储器中的下一列数据。直到编码帧中所有列数据编码结束，执行步骤八。

步骤八、将编码帧存储器中所有数据写入NAND闪存中。

步骤九、读取NAND闪存中数据，并进行译码操作。

所述步骤六中的(255，249)RS编码器的编码方法为：

(1)由有限域性质求得GF(2⁸)上本原多项式F(x)＝x⁸+x⁴+x²+1。对于有限域GF(2⁸)中的每一个元素都可用它的一组自然基底{1,α,α²,…,α⁶,α⁷}表示，其中，α是本原域元素。有F(α)＝0，得到α⁸＝α⁴+α³+α²+1。由上式求得GF(2⁸)域的全部元素编码表。

(2)生成多项式为由式和编码表得出生成多项式

g(x)＝x⁶+126x⁵⁵+...+49x+117

(3)设待输入编码器的码字多项式为D(x)(共k位)，产生的校验元为R(x)(共n-k＝56位)，则编码后码多项式C(x)可表示为C(x)＝x^n-kD(x)+R(x),求出R(x)便完成了编码。由于码多项式C(x)是g(x)的倍式，易得R(x)＝x^n-kD(x)modg(x)。

所述的步骤九中的译码方法为：

(1)由输入译码器的R(x)求伴随式S(x)。设伴随矩阵S＝RH^T,其中，H为校验矩阵。得到伴随式系数

(2)由伴随式使用BM算法求错误位置多项式σ(x)和错误值多项式ω(x)。

(3)确定错误位置数和错误位置。通过计算σ(x)在GF(2⁸)中所有元素的值从而找出错误位置多项式的根，即依次将αⁱ(0≤i≤254)代入σ(x)。若σ(αⁱ)＝0，则第i位出现误码，α^255-i为错误位置。

(4)将错误位置α^255-i和错误估值多项式ω(x)代入Forney公式求出错误值e_i。计算出错误位置和错误值之后，错误值与对应错误位置的码元异或便可得到纠错之后的码元。

下面结合附图对本发明做以详细说明。

本发明的一种空间CCD图像存储器NAND闪存纠错编/解码器，包括：

编码帧构造单元、编码行缓存单元、2个(170，164)缩短RS编码器、1个(172，166)缩短RS编码器、校验码一次存储、编码列缓存单元、(255，249)RS编码器、校验码二次存储、读取数据帧、解码列缓存单元、(255，249)RS解码器、解码行缓存单元、2个(170，164)缩短RS解码器、1个(172，166)缩短RS解码器、数据输出组成。本发明的具体实施例结构框图如图2所示。结构由SDRAM、FPGA和NAND闪存组成。SDRAM实现编码帧，编码帧结构如图3所述。初始时，SDRAM只存储图像数据，经乘积RS编码后存储图像数据、行校验码、列校验码以及校验的校验。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims

1.一种空间CCD图像存储器NAND闪存纠错编/解码器，其特征在于，包括：

该纠错编/解码器：

NAND闪存读数据操作时，可与乘积RS编码相反的顺序进行解码，最终纠正错误，得到正确的数据；

所述的编码帧构造单元可将每行494个像素的，249行的图像组织成一个二维表的编码帧，NAND闪存纠错是以编码帧为单位进行编码，编码后将数据和校验码存入NAND闪存中；

所述的编码行缓存单元可将编码帧的一行数据转移到编码行缓存单元中，在编码行缓存单元中的一行数据使用3个行缩短RS编码器进行编码；

所述的校验码一次存储模块可将每行数据经行RS编码后的冗余码存入该行数据后面，编码帧由249×494数据和249×18冗余码组成；

所述的编码列缓存单元可将经行RS编码后的更新编码帧一列数据转移到编码列缓存单元中，将编码列缓存单元中的数据输入到(255，249)RS编码器；

所述的(255，249)RS编码器可将编码列缓存单元中的数据进行编码，得到6个冗余码，最终得到255个数据；

所述的校验码二次存储模块可将每列数据经列RS编码后的冗余码存入该列数据和列校验码后面。