CN103095252B - 一种滤波方法和装置 - Google Patents
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Abstract
本发明公开了一种滤波方法和装置，将滤波操作中的均衡处理逻辑置于一片或多片均衡FPGA中，将滤波操作中的系数处理逻辑置于系数FPGA中；系数FPGA相对独立地向各均衡FPGA提供用于进行均衡处理的相应系数，均衡FPGA根据收到的系数进行滤波。本发明在实现DSP均衡算法部分的数据处理时利用了FPGA在高速数据处理上的优势以及多片FPGA协作的特性，使用多片FPGA以基于不同的逻辑程序协调处理均衡部分的大量高速数据。这样可以解决逻辑资源紧张的问题，还可以由系数FPGA的SERDES统一与各均衡FPGA进行互联，从而解决了FPGA中SERDES的数量不足的问题，最终提高了均衡算法处理的能力。
Description
技术领域
本发明涉及通信领域，具体涉及一种滤波方法和装置。
背景技术
目前100G光传输系统已经克服了技术瓶颈，全面迎来了规模商用时代。超100G的光传输系统也已研发出成熟的解决方案，其调制格式目前主要有四相相移键控(QPSK)和正交频分复用(OFDM)两种，但需要对性能、复杂度、可实现性取得平衡。无论是哪种方案，业界已认识到100G和超100G的码型必须归一到QPSK码型上，其中偏振复用-差分正交相位调制(PM-DQPSK)的方案兼具很多优点：传输线路侧采用25G波特率、传输距离大于1000km、兼容50GHz信道间隔、电域偏振解复用、成本低于光域接收机、光学结构简单等。
在PM-DQPSK的解调方案中，相干接收技术是在电域实现的，其核心功能部件是一个高速模数转换器(ADC)和一个高速数字信号处理器(DSP)。光信号通过光电转换单元变成模拟电信号，模拟电信号通过ADC转换为数字电信号，数字电信号再通过DSP芯片以数字均衡的方式完成相干接收并消除相位畸变，从而实现对色散、偏振模色散(PMD)和部分非线性效应的补偿。
因此，DSP是解调步骤中关键的部分，其主要作用是利用算法对传输过程中受到影响的信号进行补偿并重构，大幅度消除光纤带来的传输损伤，还原被传输信号的特性。均衡部分的数据处理是DSP算法的核心部分，实现均衡部分数据处理的技术方案有两种，一种是使用DSP芯片，嵌入软件程序实现算法，但是这种方案在实时处理大量高速数据时由于没有硬件程序并行性的特点，因此工作速率无法满足实时性的要求；另一种则是使用现场可编程门阵列(Field-ProgrammableGateArray，FPGA)芯片，嵌入硬件的程序实现算法的处理，这种方案可以满足速率的要求，但就目前的实现方案来看，整个DSP均衡算法的处理逻辑都置于一片FPGA中，利用相同的多片FPGA以及相同的逻辑程序实现并行处理，这在资源使用方面存在FPGA内部的逻辑资源以及串行器/解串器(SERDES)的数量不足的问题，致使程序在时序上不能达到要求，从而不能实现算法的处理。
发明内容
有鉴于此，本发明的主要目的在于提供一种滤波方法和装置，以提高均衡算法处理的能力。
为达到上述目的，本发明的技术方案是这样实现的：
一种滤波方法，将滤波操作中的均衡处理逻辑置于一片或多片均衡现场可编程门阵列FPGA中，将滤波操作中的系数处理逻辑置于系数FPGA中；该方法还包括：系数FPGA相对独立地向各均衡FPGA提供用于进行均衡处理的相应系数，均衡FPGA根据收到的系数进行滤波。
针对多个均衡FPGA中的任一个均衡FPGA，该方法包括：
均衡FPGA通过串行器/解串器SERDES接收前级发送来的高速样值数据，在内部的功能模块进行样值处理并通过SERDES发送处理后的数据到系数FPGA用以计算系数1，同时发送相关数据到均衡FPGA的后级模块用来进行滤波器1的计算；
系数FPGA通过SERDES接收均衡FPGA发来的样值数据，在内部的功能模块计算系数1；
系数FPGA将算出的系数1通过SERDES下发到均衡FPGA以完成滤波器1的计算；
均衡FPGA在接收到系数1后，利用系数1与原有的数据进行滤波计算，并将结果输出到后级的滤波器2，同时向系数FPGA发出控制信号；
系数FPGA接收到控制信号后，将系统初始存入的系数2通过SERDES下发到均衡FPGA；
均衡FPGA接收到系数FPGA发送来的系数2后，结合滤波器1的结果进行滤波器2的运算，并将运算结果输出到后级的滤波器3，同时将相关数据通过SERDES发送到系数FPGA用以进行系数3的计算；
系数FPGA接收到均衡FPGA发送来的样值数据后，在内部的逻辑功能模块计算系数3；
系数FPGA将算出的系数3通过SERDES下发到均衡FPGA以完成滤波器3的计算；
均衡FPGA在接收到系数3后，利用系数3与原有的数据进行滤波器3的计算，并将计算结果输出到后级的功能模块。
在系统初始化时，将所述系数先初始化在相应的缓存内，待相关运算启动后，根据控制信号的指示进行相应系数的更新。
所述均衡FPGA根据收到的系数进行滤波时的均衡算法处理过程包括：
均衡FPGA不间断地接收前级的样值预处理子系统传送过来的样值数据和系数FPGA传送过来的新的系数，对样值数据进行均衡处理；
均衡FPGA在样值数据去偏斜及分段组合sdac模块中接收样值数据时应用包计数器进行包计数；每当包计数为1时，将4路偏振态的数据Xi/Xq/Yi/Yq的每路样值数据的前16384点组合在一个数据包中并连同数据包的标志位blk_id值通过一个SERDES发送至系数FPGA用以计算新的IQ因子，在粗均衡和2倍插值处理完毕后还要将所述数据包发送给系数FPGA以计算自适应均衡系数；
均衡FPGA接收系数FPGA发来的IQ因子和粗均衡系数并应用粗均衡cequ模块进行IQ补偿和粗均衡的运算，将运算结果输出到下一级2倍插值itpl模块进行2倍插值处理，并将2倍插值处理后的数据及其相应的blk_id值按照Xi/Xq/Yi/Yq四路分别组合在四个数据包中，再通过4路SERDES发送至系数FPGA；
在系数FPGA中，通过一路SERDES接收均衡FPGA发来的由16384个点组合的数据包，以进行IQ因子运算；将运算得到的IQ因子和预先设定的粗均衡系数下发到均衡FPGA；
在系数FPGA中，通过4路SERDES接收到均衡FPGA发来的2倍插值处理后的数据，以计算自适应均衡系数，将计算得到的自适应均衡系数通过一路SERDES发给均衡FPGA，以更新自适应均衡系数；
均衡FPGA接收到新的自适应均衡系数的数据包后，先将这一数据包进行暂存，当均衡FPGA接收到的前级样值数据的blk_id值等于所述数据包的blk_id值时进行系数更新；
均衡FPGA利用系数FPGA传来的经更新后的自适应均衡系数进行均衡计算并将计算结果输出到下一级的算法模块。
当系数FPGA中的均方差不收敛时，进入系数搜索模式；所述系数搜索模式下的均衡算法处理过程包括：
系数FPGA通过控制信号通知均衡FPGA进入系数搜索模式，均衡FPGA进入系数搜索模式，不再从样值预处理子系统接收新的样值数据；
均衡FPGA将接收完的完整的数据包及其blk_id值通过1个SERDES发送至系数FPGA用以计算新的IQ因子；
系数FPGA接收到均衡FPGA发来的数据包后，进行IQ因子的计算，并将计算结果与待搜索的粗均衡系数一起下发到均衡FPGA；
均衡FPGA在接收到粗均衡系数时进行粗均衡计算，并将进行2倍插值处理的结果通过4个SERDES发送到系数FPGA用以计算自适应均衡系数；
系数FPGA利用收到的2倍插值处理后的数据进行计算，判断均方差是否收敛，如果收敛，则取出对应的粗均衡系数并发送到均衡FPGA，退出系数搜索模式；如果不收敛，则进行下一组数据搜索，直到收敛或者遍历完需要搜索的粗均衡系数为止。
一种滤波装置，该装置包括系数FPGA，以及一片或多片均衡FPGA；滤波操作中的均衡处理逻辑被置于所述均衡FPGA中，滤波操作中的系数处理逻辑被置于所述系数FPGA中；其中，
所述系数FPGA，用于相对独立地向各均衡FPGA提供用于进行均衡处理的相应系数；
所述均衡FPGA，用于根据收到的系数进行滤波。
针对多个均衡FPGA中的任一个均衡FPGA，
该均衡FPGA通过SERDES接收前级发送来的高速样值数据，在内部的功能模块进行样值处理并通过SERDES发送处理后的数据到系数FPGA用以计算系数1，同时发送相关数据到均衡FPGA的后级模块用来进行滤波器1的计算；
系数FPGA通过SERDES接收均衡FPGA发来的样值数据，在内部的功能模块计算系数1；
系数FPGA将算出的系数1通过SERDES下发到均衡FPGA以完成滤波器1的计算；
均衡FPGA在接收到系数1后，利用系数1与原有的数据进行滤波计算，并将结果输出到后级的滤波器2，同时向系数FPGA发出控制信号；
系数FPGA接收到控制信号后，将系统初始存入的系数2通过SERDES下发到均衡FPGA；
均衡FPGA接收到系数FPGA发送来的系数2后，结合滤波器1的结果进行滤波器2的运算，并将运算结果输出到后级的滤波器3，同时将相关数据通过SERDES发送到系数FPGA用以进行系数3的计算；
系数FPGA接收到均衡FPGA发送来的样值数据后，在内部的逻辑功能模块计算系数3；
系数FPGA将算出的系数3通过SERDES下发到均衡FPGA以完成滤波器3的计算；
均衡FPGA在接收到系数3后，利用系数3与原有的数据进行滤波器3的计算，并将计算结果输出到后级的功能模块。
在系统初始化时，所述系数初始化在相应的缓存内，待相关运算启动后，系数FPGA根据控制信号的指示进行相应系数的更新。
所述均衡FPGA根据收到的系数进行滤波时，
均衡FPGA不间断地接收前级的样值预处理子系统传送过来的样值数据和系数FPGA传送过来的新的系数，对样值数据进行均衡处理；
均衡FPGA在样值数据sdac模块中接收样值数据时应用包计数器进行包计数；每当包计数为1时，将4路偏振态的数据Xi/Xq/Yi/Yq的每路样值数据的前16384点组合在一个数据包中并连同数据包的标志位blk_id值通过一个SERDES发送至系数FPGA用以计算新的IQ因子，在粗均衡和2倍插值处理完毕后还要将所述数据包发送给系数FPGA以计算自适应均衡系数；
均衡FPGA接收系数FPGA发来的IQ因子和粗均衡系数并应用粗均衡cequ模块进行IQ补偿和粗均衡的运算，将运算结果输出到下一级2倍插值模块进行2倍插值处理，并将2倍插值处理后的数据及其相应的blk_id值按照Xi/Xq/Yi/Yq四路分别组合在四个数据包中，再通过4路SERDES发送至系数FPGA；
在系数FPGA中，通过一路SERDES接收均衡FPGA发来的由16384个点组合的数据包，以进行IQ因子运算；将运算得到的IQ因子和预先设定的粗均衡系数下发到均衡FPGA；
在系数FPGA中，通过4路SERDES接收到均衡FPGA发来的2倍插值处理后的数据，以计算自适应均衡系数，将计算得到的自适应均衡系数通过一路SERDES发给均衡FPGA，以更新自适应均衡系数；
均衡FPGA接收到新的自适应均衡系数的数据包后，先将这一数据包进行暂存，当均衡FPGA接收到的前级样值数据的blk_id值等于所述数据包的blk_id值时进行系数更新；
均衡FPGA利用系数FPGA传来的经更新后的自适应均衡系数进行均衡计算并将计算结果输出到下一级的算法模块。
当系数FPGA中的均方差不收敛时，进入系数搜索模式；
系数FPGA通过控制信号通知均衡FPGA进入系数搜索模式，均衡FPGA进入系数搜索模式，不再从样值预处理子系统接收新的样值数据；
均衡FPGA将接收完的完整的数据包及其blk_id值通过1个SERDES发送至系数FPGA用以计算新的IQ因子；
系数FPGA接收到均衡FPGA发来的数据包后，进行IQ因子的计算，并将计算结果与待搜索的粗均衡系数一起下发到均衡FPGA；
均衡FPGA在接收到粗均衡系数时进行粗均衡计算，并将进行2倍插值处理的结果通过4个SERDES发送到系数FPGA用以计算自适应均衡系数；
系数FPGA利用收到的2倍插值处理后的数据进行计算，判断均方差是否收敛，如果收敛，则取出对应的粗均衡系数并发送到均衡FPGA，退出系数搜索模式；如果不收敛，则进行下一组数据搜索，直到收敛或者遍历完需要搜索的粗均衡系数为止。
本发明在实现DSP均衡算法部分的数据处理时利用了FPGA在高速数据处理上的优势以及多片FPGA协作的特性，使用多片FPGA以基于不同的逻辑程序协调处理均衡部分的大量高速数据。这样可以解决逻辑资源紧张的问题，还可以由系数FPGA的SERDES统一与各均衡FPGA进行互联，从而解决了FPGA中SERDES的数量不足的问题，最终提高了均衡算法处理的能力。
附图说明
图1为本发明实施例的FPGA协调处理均衡部分的原理示意图；
图2为本发明实施例的DSP算法中均衡算法处理部分的原理示意图；
图3为本发明实施例的均衡算法处理的原理示意图；
图4为本发明实施例的滤波流程简图。
具体实施方式
在实际应用中，可以使用FPGA实现均衡滤波的算法，使用两套不同的逻辑置于多片FPGA中，其中一套逻辑置于一片FPGA中用于实现系数计算的部分，另一套逻辑置于其它一片或多片FPGA中用于并行实现均衡算法。
具体而言，由于DSP算法复杂度高、数据量大、数据速率高，因此如果使用单片FPGA进行处理是不现实的，而根据算法的特性，使用多片相同逻辑的FPGA并行处理，同样会出现资源紧张，数据处理速率冲突的问题，因此将算法中的系数处理的逻辑置于一片新的FPGA中，这样可以将系数的处理步骤和其它算法的处理逻辑分别置于不同的FPGA中(即区分出均衡FPGA与系数FPGA)。当均衡FPGA需要使用相应的系数时，系数FPGA可以通过高速的数据接口及时提供，在均衡FPGA处理其它步骤时系数FPGA可以进行下一次系数的计算以备均衡FPGA的使用，这样通过两种FPGA的配合可以实现资源的最大化以及数据处理的高效化。
参见图1，由图1可知，均衡FPGA与系数FPGA配合工作时可以执行以下步骤：
步骤一，均衡FPGA通过SERDES接收前级发送来的高速样值数据，在内部的功能模块(如逻辑功能模块)进行样值处理并通过SERDES发送处理后的数据到系数FPGA用以计算系数1，同时发送相关数据到均衡FPGA的后级模块用来进行滤波器1的计算。
步骤二，系数FPGA通过SERDES接收均衡FPGA发来的样值数据，在内部的功能模块(如逻辑功能模块)进行计算并将算出的系数1进行缓存。
步骤三，系数FPGA将算出的系数1通过SERDES下发到均衡FPGA以完成滤波器1的计算。
步骤四，均衡FPGA在未接收到系数FPGA发来的系数1之前，不进行任何运算，在接收到系数1后，利用系数1与原有的数据进行滤波计算，并将结果输出到后级的滤波器2，同时向系数FPGA发出控制信号。
步骤五，系数FPGA接收到控制信号后，将系统初始存入的系数2通过SERDES下发到均衡FPGA。
步骤六，均衡FPGA接收到系数FPGA发送来的系数2后，结合滤波器1的结果进行滤波器2的运算，并将运算结果输出到后级的滤波器3，同时将相关数据通过SERDES发送到系数FPGA用以进行系数3的计算。
步骤七，系数FPGA接收到均衡FPGA发送来的样值数据后，在内部的逻辑功能模块进行计算并将算出的系数3进行缓存。
步骤八，系数FPGA将算出的系数3通过SERDES下发到均衡FPGA以完成滤波器3的计算。
步骤九，均衡FPGA在接收到系数3后，利用系数3与原有的数据进行滤波器3的计算，并将计算结果输出到后级的功能模块。
在系统初始化时，可以将几种系数先初始化在相应的缓存内，待相关运算启动后，可以根据控制信号的指示进行相应系数的更新。
如图2所示，DSP接收来自前级样值预处理子系统的样值数据并进行DSP算法的处理，均衡算法主要应用于粗均衡与自适应均衡中，经均衡算法处理后的数据被发送到后继的译码模块进行译码处理，具体的均衡算法处理原理如图3所示。
具体而言，正常工作模式下，均衡算法处理原理可以包括以下步骤：
步骤一，均衡FPGA不间断地接收前级的样值预处理子系统传送过来的样值数据和系数FPGA传送过来的新的系数，对样值数据进行均衡处理。
步骤二，均衡FPGA在样值数据去偏斜及分段组合(sdac)模块中接收样值数据时应用包计数器进行包计数，包计数器的周期为64。每当包计数为1时，将4路偏振态的数据Xi/Xq/Yi/Yq的每路样值数据的前16384点组合在一个数据包中并连同数据包的标志位blk_id值通过一个SERDES发送至系数FPGA用以计算新的IQ因子，在粗均衡和2倍插值(itpl)处理完毕后还要将所述数据包发送给系数FPGA以计算自适应均衡系数。
步骤三，均衡FPGA接收系数FPGA发来的IQ因子和粗均衡系数并应用粗均衡(cequ)模块进行IQ补偿和粗均衡的运算，将运算结果输出到下一级2倍插值模块进行2倍插值处理，并将2倍插值处理后的数据及其相应的blk_id值按照Xi/Xq/Yi/Yq四路分别组合在四个数据包中，再通过4路SERDES发送至系数FPGA。
步骤四，在系数FPGA中，通过一路SERDES接收均衡FPGA发来的由16384个点组合的数据包，以进行IQ因子运算。将得到的IQ因子和预先设定的粗均衡系数下发到均衡FPGA。
步骤五，在系数FPGA中，通过4路SERDES接收到均衡FPGA发来的2倍插值处理后的数据，以计算自适应均衡系数，如：
(1)根据2倍插值处理后所得的数据和系数初始值计算得到均衡样值；
(2)计算出均衡样值与标准衡模数据之间的误差；
(3)根据所述误差以及均衡样值，并利用旧的自适应均衡系数算出新的自适应均衡系数以实现系数更新；
(4)在自适应均衡系数更新的样值中统计均方差，将输入的前级样值数据的最后5000个样值分为10组，计算每组样值的均方差以判断是否收敛，如：当连续的10组数据的均方差都小于0.2时，认为收敛。
步骤六，将计算得到的自适应均衡系数通过一路SERDES发给均衡FPGA，以更新自适应均衡系数。
步骤七，均衡FPGA接收到新的自适应均衡系数的数据包后，先将这一数据包进行暂存。当均衡FPGA接收到的前级样值数据的blk_id值等于所述数据包的blk_id值时进行系数更新。
步骤八，均衡FPGA利用系数FPGA传来的经更新后的自适应均衡系数进行均衡计算并将计算结果输出到下一级的算法模块。
当系数FPGA中的均方差不收敛时，进入系数搜索模式。系数搜索模式下，均衡算法处理原理可以包括以下步骤：
步骤一，系数FPGA通过控制信号通知均衡FPGA进入系数搜索模式，均衡FPGA进入系数搜索模式，不再从样值预处理子系统接收新的样值数据。如果进入系数搜索模式时，均衡FPGA正在接收前级数据，此时需要等待该数据接收完成，再发送样值数据到系数FPGA以计算系数。
步骤二，均衡FPGA将接收完的完整的数据包及其blk_id值通过1个SERDES发送至系数FPGA用以计算新的IQ因子。
步骤三，系数FPGA接收到均衡FPGA发来的数据包后，进行IQ因子的计算，并且将计算结果与待搜索的粗均衡系数一起下发到均衡FPGA，系数FPGA在接收到均衡FPGA发来的数据包之前，不下发粗均衡系数。
步骤四，均衡FPGA在接收到系数FPGA下发的粗均衡系数之前不进行粗均衡计算，直到接收到粗均衡系数才开始进行计算，并将进行2倍插值处理的结果通过4个SERDES发送到系数FPGA用以计算自适应均衡系数。
步骤五，系数FPGA利用收到的进行2倍插值处理后得到的数据进行计算，判断均方差是否收敛，如果收敛，则取出对应的粗均衡系数并发送到均衡FPGA，退出系数搜索模式；如果不收敛，则进行下一组数据搜索，直到收敛或者遍历完需要搜索的粗均衡系数为止。
步骤六，系数FPGA在搜索系数的过程中，将下发的数据包的控制域的值设置为禁止，均衡FPGA将接收的该数据包作为禁止指示，将用于自适应均衡的系数进行初始化，并且不再进行自适应均衡处理。直到下次接收到控制域的值设置为使能的数据包后，才重新进行自适应均衡处理。
结合以上描述可见，本发明进行滤波的操作思路可以表示如图4所示的流程，该流程包括以下步骤：
步骤410：将滤波操作中的均衡处理逻辑置于均衡FPGA中，将滤波操作中的系数处理逻辑置于系数FPGA中；
步骤420：系数FPGA相对独立地向均衡FPGA提供用于进行均衡处理的相应系数，均衡FPGA根据收到的系数进行滤波。
需要说明的是，均衡FPGA是由一片或多片相同的FPGA组成的，其中各片FPGA的逻辑是一样的，而系数FPGA只包含一片FPGA。
在进行均衡运算时，多片均衡FPGA是同时并行运算的，其中的每片均衡FPGA处理不同偏振态的数据，而当多片均衡FPGA运算到需要使用均衡系数的算法处时，就需要由系数FPGA向多片均衡FPGA同时发来已经算好的系数，均衡FPGA在接到相应系数后再继续进行运算。由此可见，当均衡FPGA在进行与系数算法无关的运算时，系数FPGA在运算均衡FPGA需要使用的系数，因此均衡FPGA之间是并行的，均衡FPGA与系数FPGA之间的计算也是并行的。
综上所述可见，本发明在实现DSP均衡算法部分的数据处理时利用了FPGA在高速数据处理上的优势以及多片FPGA协作的特性，使用多片FPGA以基于不同的逻辑程序协调处理均衡部分的大量高速数据。将均衡算法处理中占用资源相对较多的系数更新计算部分的逻辑提取出来，置于一片FPGA(系数FPGA)中单独实现，而其它部分的处理逻辑则置于一片或多片FPGA(均衡FPGA)中实现(并行实现)，这样可以解决逻辑资源紧张的问题；另外，这样实现的方案可以避免多片均衡FPGA之间的SERDES互联，而由系数FPGA的SERDES统一与各均衡FPGA进行互联，从而解决了FPGA中SERDES的数量不足的问题。
采用本发明所述方法及装置，能够高效地实现100G和超100G光传输系统的DSP解调算法。由于采用了多片FPGA并行协作的处理方式，提高了均衡算法处理的能力，使数据处理的实时性增强，整体算法实现起来准确高效。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (8)
1.一种滤波方法，其特征在于，将滤波操作中的均衡处理逻辑置于一片或多片均衡现场可编程门阵列FPGA中，将滤波操作中的系数处理逻辑置于系数FPGA中；该方法还包括：系数FPGA相对独立地向各均衡FPGA提供用于进行均衡处理的相应系数，均衡FPGA根据收到的系数进行滤波；
其中，针对多个均衡FPGA中的任一个均衡FPGA，该方法包括：
均衡FPGA通过串行器/解串器SERDES接收前级的样值预处理子系统发送来的高速样值数据，在内部的功能模块进行样值处理并通过SERDES发送处理后的数据到系数FPGA用以计算系数1，同时发送处理后的数据到均衡FPGA的后级模块用来进行滤波器1的计算；
系数FPGA通过SERDES接收均衡FPGA发来的样值数据，在内部的功能模块计算系数1；
系数FPGA将算出的系数1通过SERDES下发到均衡FPGA以完成滤波器1的计算；
均衡FPGA在接收到系数1后，利用系数1与内部的功能模块进行样值处理后的数据进行滤波计算，并将结果输出到后级的滤波器2，同时向系数FPGA发出控制信号；
系数FPGA接收到控制信号后，将系统初始存入的系数2通过SERDES下发到均衡FPGA；
均衡FPGA接收到系数FPGA发送来的系数2后，结合滤波器1的结果进行滤波器2的运算，并将运算结果输出到后级的滤波器3，同时将所述运算结果通过SERDES发送到系数FPGA用以进行系数3的计算；
系数FPGA接收到均衡FPGA发送来的样值数据后，在内部的逻辑功能模块计算系数3；
系数FPGA将算出的系数3通过SERDES下发到均衡FPGA以完成滤波器3的计算；
均衡FPGA在接收到系数3后，利用系数3与滤波器2的运算结果进行滤波器3的计算，并将计算结果输出到滤波器3后级的功能模块。
2.根据权利要求1所述的方法，其特征在于，在系统初始化时，将所述系数先初始化在相应的缓存内，待相关运算启动后，根据控制信号的指示进行相应系数的更新。
3.根据权利要求1或2所述的方法，其特征在于，所述均衡FPGA根据收到的系数进行滤波时的均衡算法处理过程包括：
均衡FPGA不间断地接收前级的样值预处理子系统传送过来的样值数据和系数FPGA传送过来的新的系数，对样值数据进行均衡处理；
均衡FPGA在样值数据去偏斜及分段组合sdac模块中接收样值数据时应用包计数器进行包计数；每当包计数为1时，将4路偏振态的数据Xi/Xq/Yi/Yq的每路样值数据的前16384点组合在一个数据包中并连同数据包的标志位blk_id值通过一个SERDES发送至系数FPGA用以计算新的IQ因子，在对所述数据包进行粗均衡和2倍插值处理完毕后还要将所述数据包发送给系数FPGA以计算自适应均衡系数；
均衡FPGA接收系数FPGA发来的IQ因子和粗均衡系数并应用粗均衡cequ模块进行IQ补偿和粗均衡的运算，将运算结果输出到下一级2倍插值itpl模块进行2倍插值处理，并将2倍插值处理后的数据及其相应的blk_id值按照Xi/Xq/Yi/Yq四路分别组合在四个数据包中，再通过4路SERDES发送至系数FPGA；
在系数FPGA中，通过一路SERDES接收均衡FPGA发来的由16384个点组合的数据包，以进行IQ因子运算；将运算得到的IQ因子和预先设定的粗均衡系数下发到均衡FPGA；
在系数FPGA中，通过4路SERDES接收到均衡FPGA发来的2倍插值处理后的数据，以计算自适应均衡系数，将计算得到的自适应均衡系数通过一路SERDES发给均衡FPGA，以更新自适应均衡系数；
均衡FPGA接收到新的自适应均衡系数的数据包后，先将这一数据包进行暂存，当均衡FPGA接收到的前级样值数据的blk_id值等于所述数据包的blk_id值时进行系数更新；
均衡FPGA利用系数FPGA传来的经更新后的自适应均衡系数进行均衡计算并将计算结果输出到下一级滤波器。
4.根据权利要求3所述的方法，其特征在于，
当系数FPGA中的均方差不收敛时，进入系数搜索模式；所述系数搜索模式下的均衡算法处理过程包括：
系数FPGA通过控制信号通知均衡FPGA进入系数搜索模式，均衡FPGA进入系数搜索模式，不再从样值预处理子系统接收新的样值数据；
均衡FPGA将接收完的完整的数据包及其blk_id值通过1个SERDES发送至系数FPGA用以计算新的IQ因子；
系数FPGA接收到均衡FPGA发来的数据包后，进行IQ因子的计算，并将计算结果与待搜索的粗均衡系数一起下发到均衡FPGA；
均衡FPGA在接收到粗均衡系数时进行粗均衡计算，并将进行2倍插值处理后的数据通过4个SERDES发送到系数FPGA用以计算自适应均衡系数；
系数FPGA利用收到的2倍插值处理后的数据进行计算，判断均方差是否收敛，如果收敛，则取出对应的粗均衡系数并发送到均衡FPGA，退出系数搜索模式；如果不收敛，则进行下一组数据搜索，直到收敛或者遍历完需要搜索的粗均衡系数为止。
5.一种滤波装置，其特征在于，该装置包括系数FPGA，以及一片或多片均衡FPGA；滤波操作中的均衡处理逻辑被置于所述均衡FPGA中，滤波操作中的系数处理逻辑被置于所述系数FPGA中；其中，
所述系数FPGA，用于相对独立地向各均衡FPGA提供用于进行均衡处理的相应系数；
所述均衡FPGA，用于根据收到的系数进行滤波；
其中，针对多个均衡FPGA中的任一个均衡FPGA：
均衡FPGA通过串行器/解串器SERDES接收前级的样值预处理子系统发送来的高速样值数据，在内部的功能模块进行样值处理并通过SERDES发送处理后的数据到系数FPGA用以计算系数1，同时发送处理后的数据到均衡FPGA的后级模块用来进行滤波器1的计算；
系数FPGA通过SERDES接收均衡FPGA发来的样值数据，在内部的功能模块计算系数1；
系数FPGA将算出的系数1通过SERDES下发到均衡FPGA以完成滤波器1的计算；
均衡FPGA在接收到系数1后，利用系数1与内部的功能模块进行样值处理后的数据进行滤波计算，并将结果输出到后级的滤波器2，同时向系数FPGA发出控制信号；
系数FPGA接收到控制信号后，将系统初始存入的系数2通过SERDES下发到均衡FPGA；
均衡FPGA接收到系数FPGA发送来的系数2后，结合滤波器1的结果进行滤波器2的运算，并将运算结果输出到后级的滤波器3，同时将所述运算结果通过SERDES发送到系数FPGA用以进行系数3的计算；
系数FPGA接收到均衡FPGA发送来的样值数据后，在内部的逻辑功能模块计算系数3；
系数FPGA将算出的系数3通过SERDES下发到均衡FPGA以完成滤波器3的计算；
均衡FPGA在接收到系数3后，利用系数3与滤波器2的运算结果进行滤波器3的计算，并将计算结果输出到滤波器3后级的功能模块。
6.根据权利要求5所述的装置，其特征在于，在系统初始化时，所述系数初始化在相应的缓存内，待相关运算启动后，系数FPGA根据控制信号的指示进行相应系数的更新。
7.根据权利要求5或6所述的装置，其特征在于，所述均衡FPGA根据收到的系数进行滤波时，
均衡FPGA不间断地接收前级的样值预处理子系统传送过来的样值数据和系数FPGA传送过来的新的系数，对样值数据进行均衡处理；
均衡FPGA在样值数据sdac模块中接收样值数据时应用包计数器进行包计数；每当包计数为1时，将4路偏振态的数据Xi/Xq/Yi/Yq的每路样值数据的前16384点组合在一个数据包中并连同数据包的标志位blk_id值通过一个SERDES发送至系数FPGA用以计算新的IQ因子，在对所述数据包进行粗均衡和2倍插值处理完毕后还要将所述数据包发送给系数FPGA以计算自适应均衡系数；
均衡FPGA接收系数FPGA发来的IQ因子和粗均衡系数并应用粗均衡cequ模块进行IQ补偿和粗均衡的运算，将运算结果输出到下一级2倍插值模块进行2倍插值处理，并将2倍插值处理后的数据及其相应的blk_id值按照Xi/Xq/Yi/Yq四路分别组合在四个数据包中，再通过4路SERDES发送至系数FPGA；
在系数FPGA中，通过一路SERDES接收均衡FPGA发来的由16384个点组合的数据包，以进行IQ因子运算；将运算得到的IQ因子和预先设定的粗均衡系数下发到均衡FPGA；
在系数FPGA中，通过4路SERDES接收到均衡FPGA发来的2倍插值处理后的数据，以计算自适应均衡系数，将计算得到的自适应均衡系数通过一路SERDES发给均衡FPGA，以更新自适应均衡系数；
均衡FPGA接收到新的自适应均衡系数的数据包后，先将这一数据包进行暂存，当均衡FPGA接收到的前级样值数据的blk_id值等于所述数据包的blk_id值时进行系数更新；
均衡FPGA利用系数FPGA传来的经更新后的自适应均衡系数进行均衡计算并将计算结果输出到下一级滤波器。
8.根据权利要求7所述的装置，其特征在于，当系数FPGA中的均方差不收敛时，进入系数搜索模式；
系数FPGA通过控制信号通知均衡FPGA进入系数搜索模式，均衡FPGA进入系数搜索模式，不再从样值预处理子系统接收新的样值数据；
均衡FPGA将接收完的完整的数据包及其blk_id值通过1个SERDES发送至系数FPGA用以计算新的IQ因子；
系数FPGA接收到均衡FPGA发来的数据包后，进行IQ因子的计算，并将计算结果与待搜索的粗均衡系数一起下发到均衡FPGA；
均衡FPGA在接收到粗均衡系数时进行粗均衡计算，并将进行2倍插值处理后的数据通过4个SERDES发送到系数FPGA用以计算自适应均衡系数；
系数FPGA利用收到的2倍插值处理后的数据进行计算，判断均方差是否收敛，如果收敛，则取出对应的粗均衡系数并发送到均衡FPGA，退出系数搜索模式；如果不收敛，则进行下一组数据搜索，直到收敛或者遍历完需要搜索的粗均衡系数为止。
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