CN103092804A - 一种星载高速数据串行总线 - Google Patents

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刘波
史琴
王燕
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Shanghai Institute of Satellite Engineering
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Shanghai Institute of Satellite Engineering
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Abstract

本发明提供一种星载高速数据串行总线，包括TLK2711数据发送芯片（1）、TLK2711数据接收芯片（2）、第一同轴电缆（3）、第二同轴电缆（4）。通过TLK2711数据发送芯片（1）发送数据，经第一同轴电缆（3）、第二同轴电缆（4）传输至TLK2711数据接收芯片（2）。自定义了TLK2711数据发送芯片（1）的TXD0-TXD11为有效数据输入脚，TXD12-TXD15输入置“0”，TXCLK时钟输入脚输入时钟频率为90MHz；TLK2711数据接收芯片（2）的RXD0-RXD11为有效数据输出脚，RXD12-RXD15输出脚输出数据不做处理，RXCLK时钟输出脚输出时钟。采用这种方法能适应12位并行传输数据，数据传输码速率达到1.08Gbps。本发明在卫星数传分系统综合处理器中已经得到应用。

Description

一种星载高速数据串行总线
技术领域
本发明涉及送线设计，具体涉及一种星载高速数据串行总线的设计方法。
背景技术
随着星载载荷技术的发展，载荷探测将实现更高分辨率、更多探测频段覆盖、更高灵敏度的技术。对卫星数传系统将带来更高码速率数据下传的设计需求。其中高码速率数据传输接口设计是解决高速数据下传的技术瓶颈之一。目前，星载常规的高速数据传输接口设计多采用LVDS接口，单路传输数据码速率最多达到100Mbps左右；对于数据传输码速率达到上Gbps需求的传输系统，则需要采用多路LVDS接口并行传输形式，这种设计接口复杂、可靠性差、资源耗费多。
发明内容
为了解决星载高速数据传输接口设计的问题，本发明的目的在于提出星载高速数据串行总线的设计方法，利用本发明，可方便可靠地实现卫星高速数据传输接口设计。
为了达到上述发明目的，本发明为解决其技术问题所采用的设计方法是通过自定义数据收发芯片数据输入、输出使用的有效脚的数目，以及自定义数据收发芯片工作时钟频率，实现不同码速率数据传输。
根据本发明的一个方面，提供一种星载高速数据串行总线，包括TLK2711数据发送芯片1、TLK2711数据接收芯片2、第一同轴电缆3、以及第二同轴电缆4，所述TLK2711数据发送芯片1通过所述第一同轴电缆3和第二同轴电缆4连接所述TLK2711数据接收芯片2，其中，所述TLK2711数据发送芯片1用于数据和时钟等信号的发送，所述TLK2711数据接收芯片2用于数据和时钟等信号的接收，所述第一同轴电缆3用于传输差分正信号，所述第二同轴电缆4用于传输差分负信号。
优选地，所述TLK2711数据发送芯片1的芯片数据输入脚TXD0-TXD11为有效数据输入脚，芯片数据输入脚TXD12-TXD15输入置0，时钟输入脚TXCLK输入时钟频率为90MHz。
优选地，所述TLK2711数据接收芯片2的芯片数据输出脚RXD0-RXD11为有效数据输出脚，芯片数据输出脚RXD12-RXD15输出数据不做处理，时钟输出脚RXCLK输出时钟。
根据本发明的另一个方面，还提供一种具有星载高速数据串行总线的处理器，包括根据本发明提供的星载高速数据串行总线。
根据本发明的又一个方面，还提供一种具有星载高速数据串行总线的卫星数传分系统，根据本发明提供的具有星载高速数据串行总线的处理器。
本发明提出的星载高速数据串行总线的设计方法，能够很好的解决星载高速数据传输接口设计的难题，且可通过自定义数据收发芯片数据输入、输出使用的有效脚的数目，以及自定义数据收发芯片工作时钟频率，实现不同码速率数据传输。该方法已经成功的应用在高光谱对地观测卫星数传系统设计中，从目前实际应用的情况看，该种设计方法合理、可靠，能够完成1.08Gbps码速率的高速数据传输功能。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是根据本发明提供的星载高速数据串行总线的结构示意图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。
本发明提供一种星载高速数据串行总线。
具体地，所述星载高速数据串行总线包括TLK2711数据发送芯片1、TLK2711数据接收芯片2、第一同轴电缆3、以及第二同轴电缆4，所述TLK2711数据发送芯片1通过所述第一同轴电缆3和第二同轴电缆4连接所述TLK2711数据接收芯片2，其中，所述TLK2711数据发送芯片1用于数据和时钟等信号的发送，所述TLK2711数据接收芯片2用于数据和时钟等信号的接收，所述第一同轴电缆3用于传输差分正信号，所述第二同轴电缆4用于传输差分负信号。
更为具体地，所述TLK2711数据发送芯片1的芯片数据输入脚TXD0-TXD11为有效数据输入脚，芯片数据输入脚TXD12-TXD15输入置0，时钟输入脚TXCLK输入时钟频率为90MHz。所述TLK2711数据接收芯片2的芯片数据输出脚RXD0-RXD11为有效数据输出脚，芯片数据输出脚RXD12-RXD15输出数据不做处理，时钟输出脚RXCLK输出时钟。
进一步地，本发明还提供一种具有星载高速数据串行总线的处理器。
具体地，所述具有星载高速数据串行总线的处理器包括星载高速数据串行总线，其中，所述星载高速数据串行总线包括TLK2711数据发送芯片1、TLK2711数据接收芯片2、第一同轴电缆3、以及第二同轴电缆4，所述TLK2711数据发送芯片1通过所述第一同轴电缆3和第二同轴电缆4连接所述TLK2711数据接收芯片2，其中，所述TLK2711数据发送芯片1用于数据和时钟等信号的发送，所述TLK2711数据接收芯片2用于数据和时钟等信号的接收，所述第一同轴电缆3用于传输差分正信号，所述第二同轴电缆4用于传输差分负信号。优选地，所述TLK2711数据发送芯片1的芯片数据输入脚TXD0-TXD11为有效数据输入脚，芯片数据输入脚TXD12-TXD15输入置0，时钟输入脚TXCLK输入时钟频率为90MHz。所述TLK2711数据接收芯片2的芯片数据输出脚RXD0-RXD11为有效数据输出脚，芯片数据输出脚RXD12-RXD15输出数据不做处理，时钟输出脚RXCLK输出时钟。
更进一步地，本发明提供一种具有星载高速数据串行总线的卫星数传分系统。
具体地，所述卫星数传分系统包括具有星载高速数据串行总线的处理器，所述具有星载高速数据串行总线的处理器包括星载高速数据串行总线，其中，所述星载高速数据串行总线包括TLK2711数据发送芯片1、TLK2711数据接收芯片2、第一同轴电缆3、以及第二同轴电缆4，所述TLK2711数据发送芯片1通过所述第一同轴电缆3和第二同轴电缆4连接所述TLK2711数据接收芯片2，其中，所述TLK2711数据发送芯片1用于数据和时钟等信号的发送，所述TLK2711数据接收芯片2用于数据和时钟等信号的接收，所述第一同轴电缆3用于传输差分正信号，所述第二同轴电缆4用于传输差分负信号。优选地，所述TLK2711数据发送芯片1的芯片数据输入脚TXD0-TXD11为有效数据输入脚，芯片数据输入脚TXD12-TXD15输入置0，时钟输入脚TXCLK输入时钟频率为90MHz。所述TLK2711数据接收芯片2的芯片数据输出脚RXD0-RXD11为有效数据输出脚，芯片数据输出脚RXD12-RXD15输出数据不做处理，时钟输出脚RXCLK输出时钟。
显然，本领域的技术人员可以对本发明的星载高速数据串行总线的设计进行各种改动和变形而不脱离本发明的精神和范围。这样，倘若这些修改和变形属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变形在内。

Claims (5)

1.一种星载高速数据串行总线，其特征在于，包括TLK2711数据发送芯片（1）、TLK2711数据接收芯片（2）、第一同轴电缆（3）、以及第二同轴电缆（4），所述TLK2711数据发送芯片（1）通过所述第一同轴电缆（3）和第二同轴电缆（4）连接所述TLK2711数据接收芯片（2），其中，所述TLK2711数据发送芯片（1）用于数据和时钟等信号的发送，所述TLK2711数据接收芯片（2）用于数据和时钟等信号的接收，所述第一同轴电缆（3）用于传输差分正信号，所述第二同轴电缆（4）用于传输差分负信号。
2.如权利要求1所述的星载高速数据串行总线，其特征在于，所述TLK2711数据发送芯片（1）的芯片数据输入脚TXD0-TXD11为有效数据输入脚，芯片数据输入脚TXD12-TXD15输入置0，时钟输入脚TXCLK输入时钟频率为90MHz。
3.如权利要求1所述的星载高速数据串行总线，其特征在于，所述TLK2711数据接收芯片（2）的芯片数据输出脚RXD0-RXD11为有效数据输出脚，芯片数据输出脚RXD12-RXD15输出数据不做处理，时钟输出脚RXCLK输出时钟。
4.一种具有星载高速数据串行总线的处理器，其特征在于，包括权利要求1所述的星载高速数据串行总线。
5.一种具有星载高速数据串行总线的卫星数传分系统，其特征在于，包括权利要求4所述的具有星载高速数据串行总线的处理器。
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