CN103067321B - 一种本振泄露快速校准装置及方法 - Google Patents

Abstract

本发明提供一种本振泄露快速校正装置以及方法，其包括：混频器，用于对发射机发射的本振信号形成的反馈信号进行变频处理，生成中频信号；ADC电路，用于将所述中频信号转换为数字信号；现场可编程门阵列FPGA，用于采集所述数字信号并同时进行I/Q数据的算术和累加；处理器，用于根据所述算术和累加结果计算本振功率；DAC寄存器，用于根据本振功率对本振泄露直流进行校准。通过本发明，不仅能够避免反馈的直流泄露对发射直流泄露的干扰和误判，而且能够大大缩短校本振泄露电流的校正时间。

Description

一种本振泄露快速校准装置及方法

技术领域

本发明涉及通信技术领域，尤其涉及一种本振泄露快速校正装置以及方法。

背景技术

在低中频或者零中频发射机架构中，LO泄露是不可避免的。在不同的应用中，LO泄露会带来负面影响。例如在宽带RRU中，由于没有介质滤波器衰减LO，在功放处会与载波信号产生互调，危及功放可靠性。在零中频中，LO泄露直接恶化发射信号SNR，影响EVM。

因此，需要将LO泄露抑制到一个合理的范围，保证发射机的指标和正常工作。

单板在出厂之前做过了出厂的校准，该值为常温理想值。在实际的RRU运行过程中，温度范围为85－-40摄氏度，在温度变化的过程中，LO泄露的值随着器件的温漂变化而变化，差距可以达到30dB。因此，需要RRU自己实现不同温度下的LO自适应校准。现在本振校准的算法流程如下：

设计DL_LO下行信号本振频点2442.24MHz，在进行本振校准时反馈本振FB_LO应该配置在2472.96MHz，反馈回来的LO信号，经过解调器变为30.72MHz的中频信号，被FBADC采样，变为数字信号传给FPGA。

FPGA将采集到的数据传递给DSP，由DSP计算出LO信号的功率。DSP为了计算准确，一般可以采取FFT的方法，在频域找到发射本振的频点后精确计算。

处理器从DSP处得到LO信号功率，作为调整DAC寄存器方向和步进的依据，调整DAC的抑制LO功能。

FPGA采集反馈信号给DSP，虽然DSP利用浮点计算准确的优点，虽然能够准确的计算出直流信号的大小，但是FPGA需要把采集的数据保存到RAM中，然后通知DSP取数，DSP取出数以后再计算使得一次本振泄露的计算周期大大延时，因此现有算法在目前RRU生产测试中，存在的一个问题是校准周期过程过长，不利于RRU生产，其次如果外部温度变化剧烈，缓慢的计算使得校准结果不具有实时性。

《零中频接收机中的斜率漂移和偏移补偿-96193645.2》这篇专利公开了一种用于处理调制了信息符号的信号的方法来解决加性偏移和斜率。首先，对偏移和斜率作一个初步的估计，然后对具有一个或多个信息符号的一个序列的所有可能值作出假设。对每个所说的假设，相关的数据符号序列用于对偏移和斜率作进一步的改善的估计，并且把改善的偏移和斜率的估计用于计算期望的信号以及调制信号抽样与期望值之间的失配值。这些假设然后顺序延伸一个符号，斜率和偏移被更新，失配值累计下来成为每个延伸后的假设的路径量度值，基于所说的路径量度值，藉使用维特比顺序最大似然序列估计过程在所说的这些假设间进行判决，产生所说的调制的信息符号的最可能的假设，它基本是没有受所说的加性斜率和偏移的损伤的。这篇专利的特点是需要对信号进行大量的分析、计算来削除直流泄露。

发明内容

（一）技术问题

本发明要解决的问题是解决发射机本振的直流泄露校准太慢的问题。

（二）技术方案

本发明提供一种本振泄露快速校正装置，其包括：

混频器，用于对发射机发射的本振信号进行混频处理，生成模拟中频信号；

ADC电路，用于将所述模拟中频信号转换为数字中频信号；

现场可编程门阵列FPGA，用于将所述数字中频信号下变频为零中频信号并采集所述零中频信号同时进行I/Q数据的算术和累加；

处理器，用于根据所述算术和累加结果计算本振功率；

DAC寄存器，用于根据本振功率对本振泄露直流进行校准。

可选的，所述数字中频信号的频点为30.72MHZ。

可选的，所述ADC电路由所述FPGA触发进行所述转换。

可选的，所述FPGA采集所述零中频信号时，从第一个采样点开始计数，一直计数到预定个点数后，停止采集，同时停止算术和的累加。

可选的，所述FPGA在完成算术和累加后，设置标志位表示算术和累加完成。

可选的，所述处理器通过轮询获取所述累加结果。

可选的，所述处理器根据所述算术和累加结果初始化校准DAC寄存器中的I/Q数据，并根据本振功率调整I/Q数据，直到本振泄露功率降到最低。

可选的，所述处理器根据本振功率计算I/Q数据的直流泄露的大小和方向，所述DAC寄存器根据直流泄露的大小和方向对本振泄露直流进行校准。

可选的，所述DAC寄存器用于将表示DC泄露调整的大小的数值直接累加到数字中频信号上。

可选的，所述处理器根据直流泄露的大小判断是否需要继续调整，如果需要，则进行直流信号的校准。

本发明还提供一种本振泄露快速校正方法，该方法包括：

对发射机发射的本振信号进行混频处理，生成模拟中频信号；

将所述模拟中频信号转换为数字中频信号；

将所述数字中频信号下变频为零中频信号并采集所述零中频信号同时进行I/Q数据的算术和累加；

根据所述算术和累加结果计算本振功率；

根据本振功率对本振泄露直流进行校准。

可选的，所述数字中频信号的频点为30.72MHZ。

可选的，采集所述零中频信号时，从第一个采样点开始计数，一直计数到预定个点数后，停止采集，同时停止算术和的累加。

可选的，在完成算术和累加后，设置标志位表示算术和累加完成。

可选的，通过轮询获取所述累加结果进行所述本振功率的计算。

可选的，所述根据所述算术和累加结果计算出本振功率进一步包括：根据所述算术和累加结果初始化校准DAC寄存器中的I/Q数据，并根据本振功率调整I/Q数据，直到本振泄露功率降到最低。

可选的，所述根据所述算术和累加结果计算出本振功率进一步包括：根据本振功率计算I/Q数据的直流泄露的大小和方向，所述根据本振功率对本振泄露直流进行校准进一步包括：根据直流泄露的大小和方向对本振泄露直流进行校准。

可选的，对本振泄露直流进行校准进一步包括：将表示直流泄露调整的大小的数值直接累加到数字中频信号上。

可选的，所述根据直流泄露的大小和方向对本振泄露直流进行校准包括：判断是否需要继续调整，如果需要，则进行直流信号的校准。

（三）技术效果

通过本发明，不仅能够避免反馈的直流泄露对发射直流泄露的干扰和误判，而且能够大大缩短校本振泄露电流的校正时间。

附图说明

图1表示本发明的本振泄露快速校正装置的结构图；

图2表示本发明的本振泄露快速校正方法的流程图；

图3表示本发明的本振快速校准装置原理图；

图4表示本发明采样8192个点的反馈信号的频谱图。

具体实施方式

本发明提出了一种新的单板反馈链路作为本振泄露快速校正装置，如图1所示，其包括：

混频器1，用于对发射机发射的本振信号进行混频处理，生成模拟中频信号；

ADC电路2，用于将所述模拟中频信号转换为数字中频信号；

现场可编程门阵列FPGA3，用于将所述数字中频信号下变频为零中频信号并采集所述零中频信号同时进行I/Q数据的算术和累加；

处理器4，用于根据所述算术和累加结果计算本振功率；

DAC寄存器5，用于根据本振功率对本振泄露直流进行校准。

相应的，本发明还提供一种本振泄露快速校正方法，如图2所示，该方法包括：

S1.对发射机发射的本振信号进行混频处理，生成模拟中频信号；

S2.将所述模拟中频信号转换为数字中频信号；

S3.将所述数字中频信号下变频为零中频信号并采集所述零中频信号同时进行I/Q数据的算术和累加；

S4.根据所述算术和累加结果计算本振功率；

S5.根据本振功率对本振泄露直流进行校准。

本发明的校正原理装置图如图3所示,正交调制器IQMOD泄露出去的本振LO信号经过DRIVER、PA放大（PA放大后的DL_LO的功率优选为-15dBm）到达天线滤波器，在天线滤波器前通过功放的耦合链路，可通过ZIF反馈将本振泄露电流信号反馈到单板的反馈链路，即图3中矩形框内的链路。通过设置发射的本振频点DL_LO和接收的本振频点FB_LO不同，比如设置DL_LO的频点为X1MHZ，FB_LO的频点为X2MHZ，从而能够避免反馈的直流泄露对发射直流泄露的干扰和误判，然后通过对发射直流泄露的信号进行变频处理，使用FPGA对反馈信号采取算术和快速计算出发射的直流大小，使得一次本振校准流程能够很短的时间内快速实现，甚至能够在1秒内实现。

通过所述混频器，使得反馈本振FB_LO和发射本振DL_LO的频点不一样，从而使得发射本振和接收本振不混叠。在修正发射端的本振泄露时，首先，设计DL_LO下行信号本振频点，在进行本振校准时配置反馈本振FB_LO的频点应该更高一些，使得下行本振经过变频后落在flo。做发射机直流泄露时和反馈DPD校准时，反馈本振可以设置为不同频点。如图3所示，经过混频处理将反馈信号变换为模拟中频信号后，还可依次通过增益调节器和中频反馈抗混叠滤波器进行调节或者校正，这样，反馈回来的LO信号，经过解调器变为30.72MHz的中频信号，被FBADC采样，变为数字信号传给FPGA。优选的，所述混频器通过下变频处理把发射的本振信号移到零频，然后将产生的数字中频信号输出到ADC电路。

FPGA触发ADC开始进行数字转换采集数据，延时一段时间后，FPGA正式采集反馈信号；

其中，FPGA一边采集数据，一边进行数据的累加计算直流。FPGA不把数据传递给DSP或者处理器进行处理，而是直接通过算术和来计算反馈信号的直流。FPGA处理的具体步骤是：

FPGA对收到的反馈信号首先进行下变频处理：sample_rate(245.76MHz)为ADC的采样速率，flo为发射信号的本振频点。

f_fb_1=f_fb.*exp(-j*2*pi*((fnco)/sample_rate)*[1:length(f_fb)]);

fnco=30.72MHz

所述FPGA采集所述数字信号时，从第一个采样点开始计数，一直计数到预定个点数后，停止采集，同时停止算术和的累加，优选地，预定个点数K可为8192、16384等。图4表示预定点数为8192时本振信号的频谱图。事实上，在进行本振泄露校正时，是否存在业务信号并不妨碍本振泄露的计算，因为反馈信号的频段和本振的频段并不相同，但是在有业务信号时由于存在3阶和55阶交调信号，故此本振泄露大小的计算需要多采集一些点，默认采样点K=16384。

为了保证FPGA在计算过程中减少精度损失，算法进行仿真，比如预定点数为8192时，在反馈信号进行和累加过程中，累加的结果就超过了2¹⁵=32768，因而FPGA应该采用32BIT的位宽来表征信号累加的数值，sum(fb)=1.4930e+006+3.9442e+005i。

所述FPGA在完成算术和累加后，设置标志位表示算术和累加完成，在FPGA标记采集完成，等待处理器把计算结果（sum_ri,sum_rq）取走。sum_ri,sum_rq的计算方法如下：

$\mathrm{sum}\_\mathrm{ri}=\underset{k=1}{\overset{K}{\mathrm{\Σ}}}\mathrm{ri}\left(k\right),\mathrm{sum}\_\mathrm{rq}=\underset{k=1}{\overset{K}{\mathrm{\Σ}}}\mathrm{rq}\left(k\right)$

优选的，所述处理器通过轮询获取所述累加结果。处理器对接收到的算术和信号进行直流的计算，计算出反馈信号直流信号的泄露大小，判断是否需要继续调整，如果需要则继续进行直流信号的校准。处理器判断的依据是：信号校准的门限thre_dBFS=-90，由于收集到FPGA的数据时K个点的算术和（sum_ri,sum_rq），为此处理器需要求平均，获得I/Q的直流泄露大小：

$\mathrm{dc}\_\mathrm{ri}=\frac{\mathrm{sum}\_\mathrm{ri}}{K},\mathrm{dc}\_\mathrm{rq}=\frac{\mathrm{sum}\_\mathrm{rq}}{K}$

求得反馈信号的均值，通过均值计算直流信号功率，得到功率后反推得到反馈信号的相对满量程的功率大小：

pow_dbfs=10*log10(pow_lo/2^30)

thre_dBFS=-90

然后，比较本振功率与门限：

如果pow_dbfs<thre_pow，则停止校准；如果pow_dbfs>thre_pow，则继续校准。

优选地，处理器MCU触发DAC电路的采样速率与FPGA触发ADC电路的采样速率相同，为245.76HZ。可选的，所述处理器根据所述算术和累加结果初始化校准DAC寄存器中的I/Q数据，并根据本振功率调整I/Q数据，直到本振泄露功率降到最低。具体来说，也就是二分法，即：使用“试”的方法，找到DC校准的方向、和步进、每个步进的最优值作为下次“试”的基准值。通过调整DAC offset校准寄存器中的I或者Q，对于DAC34H84来说可以先调整0x08寄存器（对应FA频段的I）。初始化校准时，各个寄存器的步进设为100,50,10。首先I路调整。此时观察LO功率，如果I路改善，则继续增加。如果I路恶化,则将I路数值减去100。通过对I/Q方向和步进的不断调整使得本振泄露降到最低。

可选的，所述处理器计算出本振功率后，根据本振功率计算I/Q数据的直流泄露的大小和方向，所述DAC寄存器根据直流泄露的大小和方向对本振泄露直流进行校准。具体来说，也就是递进法，即：通过对反馈功率的计算，直接判断出DC泄露的大小和方向，也就是直接使用反馈通道计算出来的直流信号^dc_fb来修正前向通道的信号，从而起到修正前向链路不平衡的作用，根据计算的大小和方向直接修正DAC offset校准寄存器。或者对反馈信号通过如下公式计算modift_dc=(real(trsimit_dc)+imag(trsimit_dc))+(imag(trsimit_dc)-real(trsimit_dc)).*sqrt(-1);反馈信号的不平衡问题。

值得说明的是，不管采用二分法还是递进法式都能够很快速的修正DC泄露。

由于发射机采用的不是零中频，需要在DAC芯片中搬移一次频率，此时修正得到的I/Q不平衡因子需要在DAC中修正，故此处理器调节LO因子应该在数字搬频之后进行，故此在DAC中执行；

可选的，所述DAC寄存器用于将表示DC泄露调整的大小的数值直接累加到数字中频信号上。需要校准直流的数值直接累加到数字中频之后，这样能保证无论数字中频的频点是多少，抵消的直流数值都可以直接加载到零频上面，输出数据上直接加上一个常数，用于抵消DC值，以降低LO泄露的值。

以上具体实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (17)

1.一种本振泄露快速校正装置，其特征在于，包括：

混频器，用于对发射机发射的本振信号进行混频处理，生成模拟中频信号；

ADC电路，用于将所述模拟中频信号转换为数字中频信号；

现场可编程门阵列FPGA，用于将所述数字中频信号下变频为数字零中频信号并采集所述数字零中频信号同时进行I/Q数据的算术和累加；

处理器，用于根据所述算术和累加结果计算本振功率；

DAC寄存器，用于根据本振功率对本振泄露直流进行校准；

其中，所述处理器根据本振功率计算I/Q数据的直流泄露的大小和方向，所述DAC寄存器根据直流泄露的大小和方向对本振泄露直流进行校准。

2.根据权利要求1所述的本振泄露快速校正装置，其特征还在于：所述数字中频信号的频点为30.72MHZ。

3.根据权利要求1所述的本振泄露快速校正装置，其特征还在于：所述ADC电路由所述FPGA触发进行所述转换。

4.根据权利要求1所述的本振泄露快速校正装置，其特征还在于：所述FPGA采集所述数字中频信号时，从第一个采样点开始计数，一直计数到预定个点数后，停止采集，同时停止算术和的累加。

5.根据权利要求4所述的本振泄露快速校正装置，其特征还在于：所述FPGA在完成算术和累加后，设置标志位表示算术和累加完成。

6.根据权利要求4所述的本振泄露快速校正装置，其特征还在于：所述处理器通过轮询获取所述累加结果。

7.根据权利要求1所述的本振泄露快速校正装置，其特征还在于：所述处理器根据所述算术和累加结果初始化校准DAC寄存器中的I/Q数据，并根据本振功率调整I/Q数据，直到本振泄露功率降到最低。

8.根据权利要求1所述的本振泄露快速校正装置，其特征还在于：所述DAC寄存器用于将表示DC泄露调整的大小的数值直接累加到数字中频信号上。

9.根据权利要求1所述的本振泄露快速校正装置，其特征还在于：所述处理器根据直流泄露的大小判断是否需要继续调整，如果需要，则进行直流信号的校准。

10.一种本振泄露快速校正方法，其特征在于，该方法包括：

对发射机发射的本振信号进行混频处理，生成模拟中频信号；

将所述模拟中频信号转换为数字中频信号；

将所述数字中频信号下变频为数字零中频信号

采集所述数字零中频信号并同时进行I/Q数据的算术和累加；

根据所述算术和累加结果计算本振功率；

根据本振功率对本振泄露直流进行校准；

所述根据所述算术和累加结果计算出本振功率进一步包括：根据本振功率计算I/Q数据的直流泄露的大小和方向，所述根据本振功率对本振泄露直流进行校准进一步包括：根据直流泄露的大小和方向对本振泄露直流进行校准。

11.根据权利要求10所述的本振泄露快速校正方法，其特征还在于：所述数字中频信号的频点为30.72MHZ。

12.根据权利要求10所述的本振泄露快速校正方法，其特征还在于：采集所述数字零中频信号时，从第一个采样点开始计数，一直计数到预定个点数后，停止采集，同时停止算术和的累加。

13.根据权利要求10所述的本振泄露快速校正方法，其特征还在于：在完成算术和累加后，设置标志位表示算术和累加完成。

14.根据权利要求13所述的本振泄露快速校正方法，其特征还在于：通过轮询获取所述累加结果进行所述本振功率的计算。

15.根据权利要求10所述的本振泄露快速校正方法，其特征还在于，所述根据所述算术和累加结果计算出本振功率进一步包括：根据所述算术和累加结果初始化校准DAC寄存器中的I/Q数据，并根据本振功率调整I/Q数据，直到本振泄露功率降到最低。

16.根据权利要求10所述的本振泄露快速校正方法，其特征还在于，对本振泄露直流进行校准进一步包括：将表示直流泄露调整的大小的数值直接累加到数字零中频信号上。

17.根据权利要求10所述的本振泄露快速校正方法，其特征还在于：所述根据直流泄露的大小和方向对本振泄露直流进行校准包括：判断是否需要继续调整，如果需要，则进行直流信号的校准。