CN102981498A - 一种用于dcs现场控制站系统诊断的独立测试链路 - Google Patents

Abstract

本发明公开一种用于DCS现场控制站系统诊断的独立测试链路，包括与工控机连接的主控单元，与主控单元连接的用于采集现场信号的IO模块，所述主控单元和IO模块之间连接有独立的数据通信链路、冗余数据通信链路和测试链路，其中主控单元和IO模块分别通过各自的FPGA模块控制各链路独立运行。本发明实现测试链路物理独立性和测试功能处理逻辑的独立性，从物理实体到处理逻辑均实现了测试链路的独立性，这样可防止测试链路的故障蔓延，同时减轻了其它数据链路的网络负荷，增加了系统整体的可靠度。采用FPGA技术实现测试功能的处理逻辑，和传统的CPU技术比较，实现方式容易，整体的研发成本低，物料成本也相对较低。

Description

一种用于DCS现场控制站系统诊断的独立测试链路

技术领域

本发明涉及工业控制领域，具体涉及一种对核电站DCS现场控制站系统进行诊断的安全性测试系统。

背景技术

在DCS系统中，与工控机连接的现场控制站起着核心数据处理的功能，现场控制站主要包括2部分，主控单元和输入输出模块（IO模块）,其中IO模块完成现场信号的采集和输出（包括模拟量和数字量），主控单元是现场控制站的核心部分，完成数据的处理、运算及系统的配置、管理等功能。主控单元和IO模块的数据交互主要通过总线的方式实现。现场控制站除了正常数据的采集和输出功能外，为了保证系统的可靠运行，工控机还要对主控单元和IO模块进行测试，以确定系统是否正常。测试链路往往不是时时刻刻都在传输数据，而是在需要的时候进行测试命令的传输。传统的基于微处理器实现的现场控制站中，测试功能和主控单元与IO模块的数据采集和输出都是基于同一条数据通信网络实现的。如国内的和利时产品，法国AREVA的产品，其内部都是只有一条IO总线，用于传输各类数据。而在核电某些场合，要求安全功能和辅助功能需要独立实现，以确保安全功能的正常运行，如做不到功能独立，则辅助功能需按照安全功能要求开发，但这会极大的增加成本。不这样做的话，传统的基于微处理器实现的现场控制站中的测试功能任何一个环节发生故障时，故障会发生蔓延，进而影响正常的IO数据采集和输出，造成较为严重的后果；另外，测试功能和IO数据采集功能在同一个链路上实现，极大增加了该链路的网络负荷，网络负荷高，会造成处理的复杂度增加，从而降低系统整体的可靠性。此外，基本CPU系统架构的DCS系统要想真正实现测试功能和正常数据采集功能分开，还需要利用双CPU架构，同时需要两套软件做支撑，开发成本非常高。

发明内容

为解决现有技术中核电站DCS现场控制站系统诊断的测试链路与正常数据采集之间相互影响的问题，本发明提供一种用于DCS现场控制站系统诊断的独立测试链路，具体方案如下：一种用于DCS现场控制站系统诊断的独立测试链路，包括与工控机连接的主控单元，与主控单元连接的用于采集现场信号的IO模块，其特征在于，所述主控单元和IO模块之间连接有独立的数据通信链路、冗余数据通信链路和测试链路，其中主控单元和IO模块分别通过各自的FPGA模块控制各链路独立运行。

为实现电气隔离：所述数据通信链路、冗余数据通信链路和测试链路由分别设置在主控单元和IO模块上的RS485收发器进行连接。

为提高测试链路的独立性：所述FPGA模块内部采用独立电路模块控制测试链路的运行。

优选为：所述主控单元上的FPGA模块还连接有配置IC1、EEPROM1、CPLD1、时钟晶振1及连接工控机的，其中CPLD1还分别与看门狗电路1和时钟晶振1连接；

所述IO模块上的FPGA模块还连接有配置IC2、EEPROM2、CPLD2、时钟晶振2及连接现场信号的通道电路，其中CPLD2还连接有看门狗2和时钟晶振2。

为实现数据链路和测试链路的独立运行：所述主控单元的FPGA模块内部设置有数据处理单元、测试管理单元、控制FPGA模块连接部件的控制单元和故障报警单元，其中：

所述数据处理单元包括算法逻辑模块、数据仲裁模块1和分别处理数据通信链路和冗余数据通信链路且依次连接的链路层处理模块1、应用层处理模块1、数据存取整理模块1，其中算法逻辑模块与数据仲裁模块1连接，数据仲裁模块1分别与两个数据存取整理模块1连接，数据处理单元还设置有在数据通信链路和冗余数据通信链路出现故障时进行处理的数据故障处理模块1；

所述测试管理单元包括依次与测试链路连接的链路层处理模块2、应用层处理模块2、数据存取整理模块2和数据解析校验处理模块1，测试管理单元还设置有在测试链路出现故障时进行处理的测试故障处理模块1；

控制单元1包括配置IC接口1、EEPROM接口1、时钟晶振处理模块1和CPLD接口1。

为实现数据链路和测试链路的独立运行：所述IO模块的FPGA模块内部设置有控制通电电路的输入输出处理模块、数据处理单元、测试管理单元、控制FPGA模块连接部件的控制单元和故障报警单元2，其中：

所述数据处理单元包括数据解析校验处理模块3、数据仲裁模块2和分别处理数据通信链路和冗余数据通信链路且依次连接的链路层处理模块3、应用层处理模块3、数据存取整理模块3，其中数据解析校验处理模块2分别与输入输出处理模块、数据仲裁模块2连接，数据仲裁模块2分别与两个数据存取整理模块3连接，数据处理单元还设置有在数据通信链路和冗余数据通信链路出现故障时进行处理的数据故障处理模块2；

所述测试管理单元包括依次与测试链路连接的链路层处理模块4、应用层处理模块4、数据存取整理模块4和数据解析校验处理模块3，测试管理单元还设置有在测试链路出现故障时进行处理的测试故障处理模块2；

控制单元包括配置IC接口2、EEPROM接口2、时钟晶振处理模块2和CPLD接口2。

本发明实现测试链路物理独立性和测试功能处理逻辑的独立性，从物理实体到处理逻辑均实现了测试链路的独立性，这样可防止测试链路的故障蔓延，同时减轻了其它数据链路的网络负荷，增加了系统整体的可靠度。采用FPGA技术实现测试功能的处理逻辑，和传统的CPU技术比较，实现方式容易，整体的研发成本低，物料成本也相对较低。

附图说明

图1主控单元的硬件连接示意图；

图2IO模块的硬件连接示意图；

图3主控单元的FPGA内部功能模块示意图；

图4IO模块的FPGA内部功能模块示意图。

具体实施方式

如图1、2所示，本发明的用于DCS现场控制站系统诊断的独立测试链路，包括与工控机连接的主控单元，与主控单元连接的用于采集现场信号的IO模块，主控单元和IO模块之间连接有独立的数据通信链路、冗余数据通信链路和测试链路，其中主控单元和IO模块分别通过各自的FPGA模块控制各链路独立运行。数据通信链路、冗余数据通信链路和测试链路由分别设置在主控单元和IO模块上的RS485收发器进行连接。RS485收发器能够实现电气隔离，减少数据传输受到的干扰。主控单元和IO模块和都是能够独立处理各种情况的功能板卡，在接收到工控机下达的命令后，通过各自的FPGA管理板卡的各种部件完成各种任务。如图1、2所示，在主控单元上的FPGA模块还连接有配置IC1、EEPROM1、CPLD1、时钟晶振1及连接工控机的，其中CPLD1还分别与看门狗电路1和时钟晶振1连接；IO模块上的FPGA模块还连接有配置IC2、EEPROM2、CPLD2、时钟晶振2及连接现场信号的通道电路，其中CPLD2还连接有看门狗2和时钟晶振2。如图1、2所示，其中主控单元和IO模块中的配置IC用于存放FPGA正常启动所需数据，而EEPROM中用于存放系统可修正参数，以提高系统应用的灵活性。此外CPLD起着板卡状态监控、诊断等功能。时钟晶振为FPGA和CPLD提供有效的时钟信号。看门狗对板卡起监控作用。

主控单元和IO模块的所有通信物理层均由RS485收发器完成，其中2个RS485收发器分别用于数据通信链路和冗余数据通信链路，两条链路是互为冗余的链路，两条链路均用于IO数据通信，两条链路同时工作，当一条链路失效时，另外一条则不会受到任何影响。第三个RS485收发器用于测试链路，所有测试功能相关的数据均在此链路上运行，3个485收发器在电气上完全隔离。

本发明的主控单元和IO模块的FPGA模块内部采用独立电路模块控制测试链路的运行。如图3、4所示，主控单元的FPGA模块内部设置有数据处理单元、测试管理单元、控制FPGA模块连接部件的控制单元和故障报警单元，其中：数据处理单元包括算法逻辑模块、数据仲裁模块1和分别处理数据通信链路和冗余数据通信链路且依次连接的链路层处理模块1、应用层处理模块1、数据存取整理模块1，其中算法逻辑模块与数据仲裁模块1连接，数据仲裁模块1分别与两个数据存取整理模块1连接，数据处理单元还设置有在数据通信链路和冗余数据通信链路出现故障时进行处理的数据故障处理模块1。主控单元上的数据通信链路和冗余数据通信链路是两条互为冗余的链路，其处理过程和接收的数据完全一致，具体处理过程如下：当数据通信链路和冗余数据通信链路的链路层处理模块1在网络链路层接收到物理层数据包后，会按照链路层格式进行解析校验，在校验通过后，传送给相应的应用层处理模块1，应用层处理模块1再根据约定的应用层定义及要求解析应用层数据包，并进行校验，在校验通过后，再传送给相应的数据存取整理模块2，两个数据存取整理模块2按定义获取有效数据，将所需要的数据重新整理编排，最后将数据分别传送给数据仲裁模块1，由数据仲裁模块1来判断两条数据通信链路和冗余数据通信链路所传送过来的数据是否有效，当数据有效时，则传送给算法逻辑单元进行运算，并将运算结果依次经过数据存取整理模块1、应用层处理模块1、数据链路层处理模块1封装，将数据通过数据通信链路和冗余数据通信链路安全有效的传送给IO模块。在所有的数据处理过程中，当有校验错误、超时等故障发生时，均由故障处理模块1来完成故障处理过程。

测试管理单元包括依次与测试链路连接的链路层处理模块2、应用层处理模块2、数据存取整理模块2和数据解析校验处理模块1，测试管理单元还设置有在测试链路出现故障时进行处理的测试故障处理模块1。

主控单元的测试管理单元的工作过程如下：测试链路的链路层处理模块2在接收到物理层数据包后，会按照链路层格式进行解析校验，在校验通过后，传送给应用层处理模块2，应用层处理模块2会根据约定的应用层定义及要求解析应用层数据包，并进行校验，在校验通过后，最后将数据传送给数据解析校验处理模块1，该模块会解析协议命令，执行相应的功能，例如，读取板卡的诊断结果，最后将处理结果依次经过数据存取整理模块2、应用层处理模块2、数据链路层处理2模块封装，再将数据通过测试链路安全有效的传送给命令的发起者。在所有的数据处理过程中，当有校验错误、超时等故障发生时，均由故障处理模块1来完成故障处理过程。）

主控单元上的控制单元1包括配置IC接口1、EEPROM接口1、时钟晶振处理模块1和CPLD接口1。其中控制单元1的FPGA内部的上述接口分别控制主控单元上的配置IC、EEPROM、时钟晶振处理模块和CPLD，是FPGA正常运行的基础，从而才能保证数据有效而安全的传送。

如图4所示，本发明的IO模块的FPGA与主控单元的FPGA功能大致相同，其中IO模块的FPGA模块内部设置有控制通电电路的输入输出处理模块、数据处理单元、测试管理单元、控制FPGA模块连接部件的控制单元和故障报警单元2，其中：

数据处理单元包括数据解析校验处理模块3数据仲裁模块2和分别处理数据通信链路和冗余数据通信链路且依次连接的链路层处理模块3应用层处理模块3数据存取整理模块3，其中数据解析校验处理模块2分别与输入输出处理模块、数据仲裁模块2连接，数据仲裁模块2分别与两个数据存取整理模块3连接，数据处理单元还设置有在数据通信链路和冗余数据通信链路出现故障时进行处理的数据故障处理模块2；

IO模块的工作过程如下：FPGA内部的数据通信链路和冗余数据通信链路的的链路层处理模块3在链路层接收到物理层数据包后，会按照链路层格式进行解析校验，在校验通过后，传送给应用层处理模块3，应用层处理模块3会根据约定的应用层定义及要求解析应用层数据包，并进行校验，在校验通过后，传送给数据存取整理模块3，数据存取整理模块按定义获取有效数据，将所需要的数据重新整理编排，最后将数据传送给数据仲裁模块2，由数据仲裁模块2来判断数据通信链路和冗余数据通信链路所传送过来的数据是否有效，当数据有效时，则传送给数据解析校验处理模块2，该模块会解析协议命令，并最后送往输入输出处理模块，执行相应的功能，例如：对于采集类IO模块，则读取对应的采集数据（模拟量或数字量）；对于输出类IO模块，则输出相应的数据。

输入输出模块将处理结果依次经过数据存取整理模块3、应用层处理模块3、数据链路层处理模块3封装，然后通过数据通信链路和冗余数据通信链路安全有效的传送给主控单元。在所有的数据处理过程，当IO模块的FPGA中有校验错误、超时等故障发生时，均由故障处理模块2来完成故障处理过程。

测试管理单元包括依次与测试链路连接的链路层处理模块4、应用层处理模块4、数据存取整理模块4和数据解析校验处理模块3，测试管理单元还设置有在测试链路出现故障时进行处理的测试故障处理模块2；

IO模块FPGA内的测试管理单元的工作方式与主控单元FPGA内的测试管理单元的处理过程一致，这里不在详细说明。

控制单元包括配置IC接口2、EEPROM接口2、时钟晶振处理模块2和CPLD接口2。

IO模块FPGA内部的上述接口分别控制IO模块上的配置IC、EEPROM、时钟晶振处理模块和CPLD，是FPGA正常运行的基础，从而才能保证数据有效而安全的传送。本发明的主控单元和IO模块其FPGA内部对所有测试链路的数据处理均在测试功能区完成，在FPGA内部与IO数据链路的所有处理机制均是独立实现，从链路层处理、应用层解包最后到数据的存取整理及解析校验均是利用独立的逻辑单元实现。避免了正常数据接收与测试数据的相互干扰，提高了整个DCS系统的安全性。

以上所述仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专利的技术人员在不脱离本发明技术方案范围内，当可利用上述提示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明方案的范围内。

Claims (6)

1.一种用于DCS现场控制站系统诊断的独立测试链路，包括与工控机连接的主控单元，与主控单元连接的用于采集现场信号的IO模块，其特征在于，所述主控单元和IO模块之间连接有独立的数据通信链路、冗余数据通信链路和测试链路，其中主控单元和IO模块分别通过各自的FPGA模块控制各链路独立运行。

2.如权利要求1所述的独立测试链路，其特征在于，所述数据通信链路、冗余数据通信链路和测试链路由分别设置在主控单元和IO模块上的RS485收发器进行连接。

3.如权利要求1所述的独立测试链路，其特征在于，所述FPGA模块内部采用独立电路模块控制测试链路的运行。

4.如权利要求1-3所述的任意独立测试链路，其特征在于，所述主控单元上的FPGA模块还连接有配置IC1、EEPROM1、CPLD1、时钟晶振1及连接工控机的，其中CPLD1还分别与看门狗电路1和时钟晶振1连接；

所述IO模块上的FPGA模块还连接有配置IC2、EEPROM2、CPLD2、时钟晶振2及连接现场信号的通道电路，其中CPLD2还连接有看门狗2和时钟晶振2。

5.如权利要求4所述的独立测试链路，其特征在于，所述主控单元的FPGA模块内部设置有数据处理单元、测试管理单元、控制FPGA模块连接部件的控制单元和故障报警单元，其中：

所述数据处理单元包括算法逻辑模块、数据仲裁模块1和分别处理数据通信链路和冗余数据通信链路且依次连接的链路层处理模块1、应用层处理模块1、数据存取整理模块1，其中算法逻辑模块与数据仲裁模块1连接，数据仲裁模块1分别与两个数据存取整理模块1连接，数据处理单元还设置有在数据通信链路和冗余数据通信链路出现故障时进行处理的数据故障处理模块1；

所述测试管理单元包括依次与测试链路连接的链路层处理模块2、应用层处理模块2、数据存取整理模块2和数据解析校验处理模块1，测试管理单元还设置有在测试链路出现故障时进行处理的测试故障处理模块1；

控制单元1包括配置IC接口1、EEPROM接口1、时钟晶振处理模块1和CPLD接口1。

6.如权利要求4所述的独立测试链路，其特征在于，所述IO模块的FPGA模块内部设置有控制通电电路的输入输出处理模块、数据处理单元、测试管理单元、控制FPGA模块连接部件的控制单元和故障报警单元2，其中：

所述数据处理单元包括数据解析校验处理模块3、数据仲裁模块2和分别处理数据通信链路和冗余数据通信链路且依次连接的链路层处理模块3、应用层处理模块3、数据存取整理模块3，其中数据解析校验处理模块2分别与输入输出处理模块、数据仲裁模块2连接，数据仲裁模块2分别与两个数据存取整理模块3连接，数据处理单元还设置有在数据通信链路和冗余数据通信链路出现故障时进行处理的数据故障处理模块2；

所述测试管理单元包括依次与测试链路连接的链路层处理模块4、应用层处理模块4、数据存取整理模块4和数据解析校验处理模块3，测试管理单元还设置有在测试链路出现故障时进行处理的测试故障处理模块2；

控制单元包括配置IC接口2、EEPROM接口2、时钟晶振处理模块2和CPLD接口2。

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