CN102955126A - 用于测试待测试电路的设备和方法 - Google Patents

Abstract

本发明涉及用于测试待测试电路的设备和方法。用于测试待测试电路的设备包括校正子确定器（110）、测试序列提供器（120）和分析电路（130）。校正子确定器（110）基于编码二进制字确定误差校正子比特序列。在此，误差校正子比特序列表明编码二进制字是否是用于对编码二进制字进行编码所使用的误差校正码的码字。此外，至少每当误差校正子比特序列表明编码二进制字是误差校正码的码字时，测试序列提供器就给待测试电路（102）提供与所确定的误差校正子比特序列不同的测试比特序列。另外分析电路（130）基于待测试电路（102）的由测试比特序列引起的测试输出信号来识别通过待测试电路（102）对测试比特序列的有误差的处理。

Description

用于测试待测试电路的设备和方法

技术领域

根据本发明的实施例涉及二进制信号中的误差校正和误差识别领域并且尤其是涉及用于测试待测试电路的设备和方法。

背景技术

由于集成电路的器件进一步缩小和与之相关联的较小的电压值和电流值越来越多地在集成电路中和特别是也在用于误差校正或用于误差识别的电路中出现误差。

这种误差可能导致，进行错误校正，即使在校正电路的输出端处根本不存在有误差的码字，这是不利的。如果由于有误差的误差识别电路而有误差地表明误差，则可能不必要地触发系统层面上的措施，这同样是不利的。

通过添加冗余，在电子电路中可以识别电路中的静态的或暂时的误差。但是在此应该在高识别概率的情况下将附加的硬件耗费保持得尽可能小。

发明内容

本发明的任务是实现一种用于测试电路的改善的方案，所述方案使得能够在小附加硬件耗费和/或小附加计算时间的情况下提高误差识别特性。

该任务通过根据权利要求1的设备、根据权利要求21的方法或者根据权利要求22的计算机程序来解决。

实施例实现一种用于测试待测试电路的设备，具有校正子确定器（Syndrombestimmer）、测试序列提供器和分析电路。校正子确定器被设计用于基于编码二进制字来确定误差校正子比特序列。误差校正子比特序列表明，编码二进制字是否是用于对编码二进制字进行编码所使用的误差校正码的码字。此外，测试序列提供器被设计用于至少每当误差校正子比特序列表明编码二进制字是误差校正码的码字时，就给待测试电路提供与所确定的误差校正子比特序列不同的测试比特序列。另外，分析电路被设计用于基于待测试电路的通过测试比特序列引起的测试输出信号识别通过待测试电路对测试比特序列的有误差的处理。

通过在编码二进制字不具有误差和从而是误差校正码的码字的时刻提供测试比特序列，可以使用不需要校正编码二进制字的时间用来测试待测试电路。由此，可以在仅小的附加计算时间情况下或者在没有附加计算时间情况下检验待测试电路的无误差性。附加地，可以将为此所需要的硬件耗费保持得小，因为测试序列提供器和分析电路可以以小的耗费实现。

附图说明

下面参考附图阐述实施例。其中：

图1示出用于测试待测试电路的设备的框图；

图2示出用于校正在编码二进制字中的比特误差的设备的框图；

图3示出用于测试待测试电路的设备的框图；

图4示出用于测试待测试电路的另一设备的框图；

图5示出用于测试待测试电路的设备的框图；

图6示出测试序列提供器的一部分的框图；

图7示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；

图8示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；

图9示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；

图10示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；

图11示出用于利用用于测试待测试电路的设备来校正在编码二进制字中的比特误差的设备的框图；和

图12示出用于测试待测试电路的方法的流程图。

具体实施方式

下面描述的方案一般地涉及编码数据的处理，所述编码数据是在使用代码C的情况下被编码的。下面的导言尤其是用于阐述这里如何使用编码理论的常见概念。

如果C例如是线性（n,k）代码，也即长度为n的具有k个信息比特和n-k=m个校验比特的线性代码，则代码C可以通过（m,n）奇偶校验矩阵H和（k,n）生成矩阵G来描述。

如果待编码数据比特或信息比特通过                                                

描述，则码字v=

由信息比特u按照关系

构成。通过

将校正子

分配给n位字

，其或者是代码C的码字或者是代码C的非码字。在此

表示行矢量v’的转置列矢量并且s(v’)^T表示行矢量

的转置列矢量。

如果其校正子等于0，也即

适用，则字v’正好是码字。

如果码字v被干扰成非码字v’并且

适用，则e = e₁, . . . , e_n称为误差矢量。e的等于1的分量表明受干扰的比特。

于是对于校正子s(v’)适用的是

，

并且误差校正子从误差矢量中来确定。

在通过校正误差的代码C对字

的误差的通常执行的校正时，首先在校正子发生器中确定误差校正子s(v’)。如果误差校正子等于0，则不存在可识别的误差。如果误差校正子不等于0，则误差可以被识别。根据误差校正子因此可以以简单的方式通过检验校正子是否为0来确定：是否存在可以通过所观察的代码C识别的误差。

于是解码器（解码单元）给误差校正子s(v’)分配在v’中应被校正的比特。这正好是误差矢量的等于1的比特。如果所出现的误差可以通过所选择的代码校正，则该行为方式是成功的。此外，误差校正电路也具有用于确定误差类型的电路，所述电路表明何种类型的误差出现。例如，误差类型显示器可以表明，出现1比特误差、2比特误差、3比特误差或者其他多比特误差。基于误差校正子来进行误差类型的确定。

在误差很少在校正子发生器的输入端处出现的情况下，实际上值0总是施加在校正子发生器的输出端处。如果现在例如在校正子发生器的输出线路处存在永久固定0（stuck-at-0）误差，则只要在校正子发生器的输入端处不施加非码字，则这样的误差不产生影响。但是该永久误差可以使通过所施加的非码字确定的有误差的校正子失真为0，使得于是不能从校正子发生器的输入值来识别误差并且通过解码器也不对错误的比特进行校正。此外，只要在校正子发生器的输入线路上不出现误差，则总是在诸如解码器、误差类型确定器的其他子电路处在其输入中施加值0。如果这种误差非常少地出现，则实际上总是将相同的值（这里为0）输入到解码器中和误差类型确定器中，使得在这些电路部分中存在的误差在持续的运行中不能在这些子电路的输出端处产生影响并且也不能被识别，这是不利的。

为了避免实际上值0总是出现在校正子发生器的输出端处的这样的情形，可以将代码C的H矩阵修改成矩阵Hmod，其方式是例如逐分量地对代码C的H矩阵的列求逆（invertieren）。如果H矩阵的第i列被求逆，则其第i分量等于0的码字v ⁱ⁰ 导致误差校正子

，

而其第i分量等于1的码字v ⁱ¹ 导致误差校正子

。

也即只要在校正子发生器的输入端处施加代码C的码字并且校正子发生器正确地工作，则所述校正子发生器输出或者值或者值

。甚至也在仅将正确的码字输入到校正子发生器中时，校正子发生器的输出端处的固定0/1误差可以通过这种方式被识别。一般地，可以逐分量地对H矩阵的列的子集求逆。如果逐分量地对H矩阵的第i₁列、第i₂列、…、第i_r列求逆，则如果对于码字v = v ₁, ..., v _n 为

，

则经修改的校正子发生器输出值

，并且如果

，

则输出值

。现在可能的是，使用经修改的H矩阵Hmod用于确定误差校正子和用于误差识别并且由此避免只要在校正子发生器的输入端处施加无误差的码字则在无误差的情况下在输出端处总是输出相同的值。

为了更好地理解，这里应该以简单的例子来描述经修改的H矩阵的确定。

为了详细化地阐述该行为方式，作为校正误差的代码的例子现在观察具有（4,9）H矩阵H

和具有（5,9）G矩阵G

的缩短的汉明（Hamming）码。利用具有校验比特c = c ₁, ...,c ₄ 的v = u ?G = u,c 给信息比特u = u ₁, ...,u ₅分配码字v = v ₁, ..., v ₉，其中

适用。两个字v = 110110001和v’ = 1011001000是有效码字，因为H ?v ^T = 0 和H ?v’ = 0适用。

作为为了构成经修改的H矩阵H_mod逐分量地被求逆的列的子集这里选择H的第二列。于是对于H_mod适用的是

。

总起来说，通过关系

确定线性代码C的字v’的校正子 s(v’) ，其中如果校正子发生器在输入码字时总是输出值

并且等于经修改的奇偶校验矩阵H_mod，则（m,n）矩阵K等于代码C的奇偶校验矩阵H，所述经修改的奇偶校验矩阵从奇偶校验矩阵H推导，其方式是如果校正子发生器在输入不同的码字时输出或者 或者

，则对H的列的子集的分量逐分量地求逆。如果逐分量地对H矩阵的第i₁列、第i₂列、…、第i_q列求逆，则经修改的校正子发生器根据函数

的函数值输出值

 或者值 

。

下面部分地对于具有相同或类似功能特性的功能单元和对象使用相同的附图标记。此外，不同的实施例的可选特征能够是可相互组合的或者可相互交换的。

图1示出根据实施例用于测试待测试电路102的设备100的框图。设备100包括校正子确定器110、测试序列提供器120和分析电路130。校正子确定器110基于编码二进制字v’确定误差校正子比特序列s(v’)。在此，误差校正子比特序列s(v’)表明，编码二进制字v’是否是用于对编码二进制字v’进行编码所使用的误差校正码C的码字。此外，至少每当误差校正子比特序列s(v’)表明，编码二进制字v’是误差校正码C的码字时，测试序列提供器120就给待测试电路102提供与所确定的误差校正子比特序列s(v’)不同的测试比特序列T_i。另外，分析电路130基于待测试电路102的通过测试比特序列T_i引起的测试输出信号R(T_i)’来识别通过待测试电路102对测试比特序列T_i的有误差的处理。

通过在编码二进制字是误差校正码C的正确的码字期间将测试比特序列T_i提供给待测试电路102可以使用不需要对编码二进制字进行误差校正的这些时间用于测试待测试电路。

在此，待测试电路102例如可以是误差识别和/或误差校正电路的一部分。由此可以在无附加时间耗费的情况下或者以仅小的附加时间耗费来识别待测试电路中的静态的和暂时的误差。附加地可以将主要是用于测试序列提供器120和分析电路130的附加的硬件耗费保持得小。

换句话说，通过所述的方案可以尤其是在用于误差识别和误差校正的电路的电路部分中实现误差识别的改善，其方式是可以在持续的运行中以任意预先给定的测试比特序列（测试输入）测试电路部分，而不必中断整个电路的正常运行。

待测试电路102可以是用于测试待测试电路的设备100的部分，但是这不是必要的，因为所建议的方案可以与待测试电路102无关地被应用。作为误差识别和/或误差校正电路的部分，待测试电路102例如可以是用于产生校正信号用来校正有误差的编码二进制字v’的解码器（解码单元）或者用于确定有误差的编码二进制字v’的误差类型的误差类型确定器。

误差校正子比特序列s(v’)表明或者说明，编码二进制字v’是否是误差校正码C的码字。在此，如果编码二进制字v’是误差校正码C的码字，则误差校正子比特序列s(v’)采用预定义的误差校正子比特序列的值。这总是正好可以是相同的预定义的误差校正子比特序列（例如0000或1111）或者是由多个误差校正子比特序列组成的预定义的误差校正子比特序列。例如，对于误差校正码C的码字的两个不同的组，可以设置两个不同的预定义的误差校正子比特序列（例如对于码字的第一部分设置比特序列0000和对于码字的第二部分设置比特序列1111）。换句话说，校正子确定器110可以确定误差校正子比特序列s(v’)，使得误差校正子比特序列s(v’)对于误差校正码C的第一多个码字而言等于预定义的第一误差校正子比特序列并且误差校正子比特序列s(v’)对于误差校正码C的第二多个码字而言等于预定义的第二误差校正子比特序列。在此，预定义的第一误差校正子比特序列和第二误差校正子比特序列不同。另外，第一多个码字和第二多个码字不具有共同的码字。可替代地，校正子确定器110可以例如如此确定误差校正子比特序列s(v’)，使得每当编码二进制字v’是误差校正码C的码字时，误差校正子比特序列s(v’)正好等于预定义的误差校正子比特序列。

误差校正子比特序列s(v’)例如可以借助于误差校正码C的奇偶校验矩阵H产生。换句话说，校正子确定器110可以基于误差校正码C的奇偶校验矩阵H与编码二进制字v’的乘法或者误差校正码C的至少在列中（或者在转置奇偶校验矩阵情况下在行中）逐分量地被求逆的奇偶校验矩阵K与编码二进制字v’的乘法来确定误差校正子比特序列s(v’)。

误差校正码C原则上可以是任意的误差校正码。例如误差校正码C可以是线性误差校正码（例如汉明码）。

测试比特序列T_i原则上可以是任意的比特序列，由其完全地或至少部分地（例如在仅仅观察测试输出信号的比特的子集时）已知，在待测试电路102无误差地工作时，待测试电路102反应于测试序列T_i输出哪个测试输出信号。测试序列T_i例如对于不是误差校正码C的码字的编码二进制字v’而言可以等于误差校正子比特序列s(v’)。由此例如可以测试，如果校正子确定器110将会输出该误差校正子比特序列s(v’)则待测试电路102是否将会正确地工作。如果待测试电路例如是误差识别和/或误差校正电路或者是这样的误差识别和/或误差校正电路的一部分，则可以确定该电路对于在编码二进制字中的通过测试比特序列仿真的误差而言是否正确地工作。

如果待测试电路102是误差识别和/或误差校正电路或者是这样的误差识别和/或误差校正电路的一部分，则如果通过误差校正子比特序列识别二进制字中的误差，则测试序列提供器120可以给待测试电路102提供误差校正子比特序列。该误差于是例如可以通过误差校正电路校正。也即如果编码二进制字不具有误差，则测试序列提供器120可以提供测试比特序列T_i，并且如果编码二进制字v’具有误差，也即不对应于误差校正码的码字，则提供误差校正子比特序列s(v’)。换句话说，如果误差校正子比特序列s(v’)表明，编码二进制字v’不是误差校正码C的码字，则测试序列提供器120可以给待测试电路102提供误差校正子比特序列s(v’)。可替代地，校正子确定器110例如也可以直接向待测试电路102提供误差校正子比特序列s(v’)。如果编码二进制字不是码字，则待测试电路102处理误差校正子比特序列s(v’)，并且如果编码二进制字v’是码字，则处理测试比特序列T_i。

不是每当编码二进制字v’是误差校正码C的码字时，测试序列提供器120就必须向待测试电路102提供测试比特序列T_i。原则上，所建议的方案通过一次提供来实现，但是如果经常地提供测试比特序列T_i，则可以提高测试覆盖和识别测试比特序列T_i的有误差的处理的概率。例如，至少10%、20%、50%或80%（zumindest zu 10%…wenn…）当误差校正子比特序列s(v’)表明编码二进制字v’是误差校正码C的码字时，测试序列提供器120可以给待测试电路102提供与所确定的误差校正子比特序列s(v’)不同的测试比特序列T_i。可替代地，测试序列提供器120也可以每当编码二进制字v’是码字时就提供测试比特序列T_i。

在此，如果编码二进制字是码字，则测试序列提供器120例如可以分别从多个测试比特序列中提供不同的测试比特序列T_i（其与在前的测试比特序列不同）。换句话说，测试序列提供器120可以分别从针对每个编码二进制字v’的多个测试比特序列中给待测试电路120提供测试比特序列T_i，其中校正子确定器110处理所述每个编码二进制字并且所述每个编码二进制字是误差校正码C的码字。多个测试比特序列例如可以存储在存储器中或者通过线性反馈移位寄存器产生。换句话说，测试序列提供器120可以具有存储器，其存储和提供多个测试比特序列，或者具有线性反馈移位寄存器，其能够产生多个测试比特序列的测试比特序列T_i。

分析电路130可以根据测试输出信号R(T _i)’来识别待测试电路102中的误差。为此，分析电路130例如可以将测试输出信号R(T _i)’或者由测试输出信号R(T _i)’推导的信号与预期参考测试信号R(T _i)相比较。如果测试输出信号R(T _i)’或由其推导的信号与预期的参考测试信号R(T _i)不一致，则由待测试电路103对测试比特序列T_i的有误差的处理被识别。分析电路可以输出相应的误差信号。换句话说，分析电路130可以将测试输出信号R(T _i)’或者以测试输出信号R(T _i)’为基础的所处理的或减小的测试输出信号与预期的参考测试信号R(T _i)比较，并且如果测试输出信号R(T _i)’或者处理的或减小的测试输出信号与预期的参考测试信号R(T _i)不一致，则识别出测试比特序列T_i的有误差的处理。在此，处理的或减小的测试输出信号可以是可以通过测试输出信号R(T _i)’的比特的逻辑函数得到或者仅包含测试输出信号R(T _i)’的比特的子集的比特序列。在此，测试输出信号R(T _i)’的比特的子集涉及测试输出信号R(T _i)’的比特宽度。

在一些实施例中，误差校正码C以奇偶校验矩阵H的一个或多个列的求逆为基础，如已经在前面所述的。在这样的情况下，测试序列提供器120例如可以具有比特序列求逆器，所述比特序列求逆器补偿奇偶校验矩阵的列（或者在转置奇偶校验矩阵中的行）的部分求逆用于进一步处理。换句话说，测试序列提供器120可以具有比特序列求逆器，其基于编码二进制字v’的比特的子集的函数f(v’)来对测试比特序列T _i或误差校正子比特序列s(v’)求逆。比特的子集的函数f(v’)在此可以例如被选择，使得如果误差校正子比特序列s(v’)等于预定义的第一误差校正子比特序列，则比特序列求逆器不对测试比特序列T _i求逆，并且如果误差校正子比特序列s(v’)等于预定义的第二误差校正子比特序列，则对测试比特序列T _i求逆。如果误差校正子比特序列对于误差校正码的不同的码字可以采用两个不同的误差校正子比特序列s(v’)，则这是可能的函数f(v’)的例子。

图2示出根据实施例用于校正编码二进制字v’中的比特误差的设备200的框图。该设备200包括用于按照前述的方案测试待测试电路的设备以及作为待测试电路的解码器250和校正单元240。校正子确定器110与测试序列提供器120连接，测试序列提供器120与解码器250连接，并且解码器250与校正单元240和分析电路130连接。解码器250基于误差校正子比特序列s(v’)产生输出信号，使得如果误差校正子比特序列s(v’)表明编码二进制字v’不是误差校正码C的码字，则解码器250的输出信号代表用于编码二进制字v’的校正信号e。解码器250对应于待测试电路并且如果误差校正子比特序列s(v’)表明编码二进制字v’是误差校正码C的码字，则解码器250的输出信号对应于测试输出信号R(T _i)’。另外，校正单元240基于编码二进制字v’和校正信号e来校正编码二进制字v’中的比特误差并且输出经校正的编码二进制字v _corr。

换句话说，有误差的编码二进制字v’被施加，则解码器250向校正单元240输出校正信号e并且校正单元240校正编码二进制字中的误差并且（如果误差是可通过误差校正码校正的误差；例如在使用1比特的校正误差的代码时1比特误差）输出经校正的编码二进制字v _corr。但是，如果施加无误差的编码二进制字，则测试序列提供器120向解码器250提供测试比特序列T_i，所述解码器250随后输出测试输出信号R(T _i)’，所述测试输出信号由分析电路130使用用以识别通过解码器250对测试比特序列T_i的有误差的处理。

校正子确定器110、测试序列提供器120、分析电路130、校正单元240和/或解码器250例如可以被构造为独立的硬件单元或者被构造为计算机、微控制器或者数字信号处理器的部分以及被构造为用于在计算机、微控制器或者数字信号处理器上实施的计算机程序或软件产品。校正子确定器110、测试序列提供器120、分析电路130、校正单元240和/或解码器250例如也可以部分地共同地被实现。

下面根据多个详细化的实施例进一步阐述所建议的方案。但是所述的细节也彼此无关地可应用于用于测试待测试电路的设备以及用于校正编码二进制字中的比特误差的设备。同样可以相互组合不同实施例的不同方面。

图3对于矩阵K等于代码C的奇偶校验矩阵H的情况示出详细化的第一电路装置300。该电路装置由子电路S1 11（校正子确定器）、S2 12（误差校正子识别器）、S3 13（待测试电路）、S4 14（分析电路）和S5 15。在用于形成校正子s的第一子电路S1 11的n个二进制输入端处施加n比特宽的编码数据v’，所述数据在电路S1中被处理成m比特宽的校正子s(v’)。在此，如此设计电路S1，使得如果v是代码C的码字并且v’不是代码C的码字，则s(v) ≠ s(v’)适用。因为K等于代码C的奇偶校验矩阵H，所以码字的校正子这里总是等于0，并且非码字的校正子不等于0。测试序列提供器120通过子电路S2 12和子电路S5 15构成。

第一子电路S1的m比特宽的输出端被引导到用于识别误差的电路S2 12（误差校正子识别器）的m比特宽的输入端中并且同时被引导到子电路S5 15的m比特宽的第一输入端中。如果在用于识别误差的电路的m比特宽的输入端处施加代码C的码字的校正子s(v)或者代码C的非码字的校正子s(v’)，则用于识别误差的电路S2 12在其r比特宽的输出端处输出不同的误差信号。用于识别误差的电路的r比特宽的输出端被引导到子电路S5的r比特宽的第三输入端中。如果对应于代码C的码字的误差信号由用于识别误差的电路S2 12输出，则在子电路S5的m比特宽的第三输入端处输入测试比特序列T_i（测试矢量）。

子电路S5 15 如此被配置，使得如果由第二子电路S2 12输出的误差信号对应于代码C的非码字的校正子，则所述子电路S5 15在其m比特宽的输出端处输出施加在其第一输入端处的值，并且如果由该子电路输出的误差信号对应于代码C的码字的校正子，则输出值、即测试比特序列T_i。

一般而言，测试序列提供器120可以具有误差校正子识别器。误差校正子识别器可以提供测试触发信号，如果误差校正子比特序列s(v’)等于预定义的误差校正子比特序列，则所述测试触发信号触发通过测试序列提供器120对测试比特序列T_i的提供。在此，预定义的误差校正子比特序列表明，编码二进制字v’是误差校正码C的码字。

子电路S5 15的m比特宽的输出端被引导到待测试子电路S3 13的m比特宽的输入端中，所述待测试子电路当在其输入端处施加信号T_i时在其M比特宽的输出端处输出测试响应信号R(T _i)并且当在其输入端处施加校正子s(v)时输出信号R(s(v))，其中v是代码C的码字。待测试电路S3 13的M比特宽的输出端被引导到分析电路S4 14中，所述分析电路检验，实际上由子电路S3输出的测试输出信号（测试响应信号）是否与预期的测试输出信号（预期的测试响应信号）一致。如果确定出不一致，则待测试子电路S3中的误差被识别出。

如果码字的校正子由用于形成校正子的子电路S1 11产生并且本身由用于识别误差的子电路S2 12识别，则进行子电路S3 13的测试。

而如果非码字的校正子由用于形成校正子的子电路S1 11产生并且本身由用于识别误差的子电路S2 12识别，则不进行子电路S3 13的测试并且在其输入端处施加的校正子由子电路S3处理。

图4对于以下情况示出电路装置400：矩阵K从奇偶校验矩阵H中推导，其方式是对矩阵H的q列逐分量地求逆并且K=H_mod适用。逐分量地求逆的列是列h _il, ..., h _iq 。与在图3中具有相同功能的电路部分用相同的符号和相同的号码表示，并且它们在这里不应该再一次被描述。对于图3附加地，这里存在用于实现线性函数

的具有q比特宽的输入端和1比特宽的输出端的电路16和用于以被控制的方式对在其第一输入端处的其输入求逆的具有m比特宽的第一输入端和1比特宽的第二输入端和m比特宽的输出端的电路S7 17。子电路S2、S5、S6和S7构成测试序列提供器并且子电路S6和S7构成比特序列求逆器，其是测试序列提供器的部分。

用于实现函数f 16的电路S6 16的q比特宽的输入端与电路S1 11的q个输入线路连接，所述q个输入线路承载值v _il , ..., v _iq ，并且该电路的1比特宽的输出端被引导到电路S7 17的1比特宽的第二输入端中。电路S7 17的m比特宽的第一输入端与电路S5 15的输出端连接，而电路S7 17的m比特宽的输出端被引导到待测试电路S3 13的m比特宽的输入端中。如果由用于确定函数f的电路S6 16输出的值等于0，则电路S7 17将在其第一输入端处输入的值直接转交到其输出端。如果由用于确定函数f的电路S6 16输出的值等于1 ，则电路S7 17输出在其第一输入端处施加的值的逐分量地被求逆的值。

电路S2 12确定，是否存在值

或者

之一。

在图5中示出了在图3中所示的电路的具体扩展方案500。

作为代码C，这里采用具有误差校正子的m个分量的长度为n的线性代码。第一子电路S1 21这里是用于形成线性代码C的m分量校正子的常见的校正子发生器。在校正子发生器S1 21的n比特宽的输入端处施加n分量编码字v’。校正子发生器S1 21在其m比特宽的输出端处输出所属的误差校正子s(v’)=w 。如果v’是代码C的码字，则 s(v′) = 0适用。如果v’不是代码C的码字，则s(v′) ≠ 0。校正子发生器（校正子确定器）的输出端同时与NOR门22（误差校正子识别器）的m个输入线路连接和与分别具有第一和第二输入端的m个XOR门的m个第一输入线路连接，所述XOR门通过XOR符号27说明。在图3中的电路S2 12 这里通过具有m个输入端和一个输出端的NOR门22（非或门（Nicht-Oder-Gatter））实现，使得这里r=1适用。NOR门22的1比特宽的输出端（用于提供测试触发信号）被引导到AND电路26（与电路）的1比特宽的第一输入端中。如在该例子中所示，测试触发信号仅正好为一比特宽可以是足够的。这里作为AND符号26说明的AND电路由分别具有第一和第二输入端和分别具有一个输出端的m个AND门组成，其中NOR门22的1比特宽的输出端连接在其相应的第一输入端上并且如果s(v′) = 0并且通过用于识别误差的电路22不表明误差，则在其相应的第二输入端处位正确地输入测试比特序列T_i（测试输入）的m个分量用于电路S4 24。AND电路26的m个输出线路与XOR门27的m个相应的第二输入端连接，其m个输出端被引导到待测试子电路S4 24的m个输入端中。图3的电路S5 15这里通过m个XOR门27（异或门）和m个AND门26（与门）实现。如果在AND电路26的m个第二输入端处施加测试矢量T _i  并且s(v′) = 0，则在待测试子电路S4 24的输入端处施加测试矢量T _i ，其由该电路处理成测试输出信号R(T _i )′ 并且其在电路S4 24的被引导到分析电路25的输入端中的M比特宽的输出端上被输出。分析电路25用于确定，测试输出信号R(T _i )’是否对应于预期的测试输出信号或者实际的测试输出信号R(T _i )’是否由于待测试电路S4 24中的误差而与预期的测试输出信号偏离。如果v’不是码字，则NOR门22（非或门）输出值0，使得m个AND门26的m个输出端引导值0，其在XOR门中与 s(v′) 相加成 s(v′) 

 0 = s(v′) modulo（模） 2，使得s(v′)施加在子电路S4的m 个输入端处。

图6示出图3的子电路S5 15（测试序列提供器的部分）的其他可能的扩展方案600，其这里作为乘法器33实现，该乘法器具有引导m位二进制值w的m比特宽的第一数据输入端、具有施加有m比特宽的测试矢量T_i的m比特宽的第二数据输入端、具有m比特宽的输出端和r=1比特宽的控制输入端。根据在r=1比特宽的控制线路上施加的误差信号，乘法器33的引导信号w的输入线路或者承载测试矢量Ti的输入线路直接与输出线路连接，其中所述误差信号由用于识别误差的电路S2（12，22）输出。

图7示出所建议的方案的具体扩展方案700，其中待测试电路是用于校正误差和识别误差的电路装置的误差类型确定器44。图3的用于形成误差校正子的子电路S1 11这里表示为校正子发生器（校正子确定器）。

在校正子发生器S1 41的n比特宽的输入端处施加长度为n的具有m维误差校正子的校正误差的线性代码C的编码值。代码C的H矩阵用H表示。在校正子发生器的m比特宽的输出端处输出校正子s(v')，使得这里按照关系

被构成。校正子发生器S1 41的输出端被引导到解码器47的m比特宽的输入端中，所述解码器在其n比特宽的输出端处输出校正比特e1,…,en，所述校正比特被联合成校正矢量e _l , ..., e _n  （校正信号）。解码器47的n比特宽的输出端被引导到分别具有2个输入端和一个输出端的n个XOR门48（校正单元）的相应的第一输入端中，在其相应的第二输入端处施加编码值

并且在其输出端处输出通过代码C校正的值。

校正子发生器S1 41的输出端此外与NOR门42的输入端并且与m个XOR门431的相应的第一输入端连接。图3中的电路S2 12这里通过具有m个输入端和一个输出端的NOR门42实现，使得这里r=1适用。NOR门42的1比特宽的输出端被引导到AND电路432的1比特宽的第一输入端中。这里作为AND符号432说明的AND电路由分别具有第一和第二输入端和分别具有输出端的m个AND门组成，在其相应的第一输入端上连接有NOR门42的1比特宽的输出端并且如果s(v’)=0并且通过NOR门42输出值1并且从而不表明误差，则在其相应的第二输入端上位正确地（stellenrichtig）输入测试输入T_i的m个分量用于误差类型确定器44。AND电路432的m个输出线路与XOR门431的m个第二输入端连接，其m个输出端被引导到待测试误差类型确定器44 S4的m个输入端中。图3的电路S5 15这里通过m个XOR门431和m个AND门432实现。如果在AND电路26的m个第二输入端处施加测试矢量T_i并且s(v’)=0，则在待测试子电路误差类型确定器44的输入端处施加测试矢量T_i，其由该电路处理成测试输出信号R(T_i)。在图7中说明，测试比特序列T_i通过测试输入发生器TIG 46（Testinputgenerator）产生，其具有r=1比特宽的输入端，所述输入端与NOR门42的输出端连接，和具有m比特宽的输出端，所述输出端引导测试信号T_i用于待测试电路误差类型确定器44。测试输入发生器TIG例如可以由计数器和ROM（只读存储器，read only memory）构建，其中每当由NOR门42输出值1、也即表明无误差能被识别时，计数器继续计数并且由测试输入发生器输出新的测试矢量T_i。

测试输入发生器也可以被实现为线性反馈移位寄存器，每当通过NOR门42输出值1时，所述线性反馈移位寄存器转入新的状态，其中该线性反馈移位寄存器的状态可以用作用于误差类型确定器的测试输入。

在该例子中，测试序列提供器120由NOR门42、XOR门431、AND门432和测试输入发生器46构成。

如果由NOR门42输出值1并且表明根据校正子没有识别到误差，则在误差类型确定器44处在其输入端处施加测试输入T_i，所述测试输入T_i由误差类型确定器44处理成响应值R(T_i)'。误差类型确定器44的M比特宽的输出端被引导到分析电路的M比特宽的第一输入端中，所述分析电路在该扩展方案中作为多输入签名分析器MISA 45（Multi-Input-Signatur Analyser）实现。在MISA 45的r=1比特宽的第二输入端处施加由NOR门42产生的误差信号。在MISA 45中，在由NOR门42产生的误差信号等于1的时刻施加的测试输出信号值R(T_i)'被累加成签名。如果实际确定的签名与在无误差情况下预期的签名一致，则在误差类型确定器中无误差被识别。如果MISA 45的实际确定的签名与预期的签名不一致，则误差被识别。

在NOR门42输出值0并且表明校正子s(v′) ≠ 0由校正子形成器（Syndrombildner）S1 41输出的时刻，在误差类型确定器44的输入端处施加校正子的值s(v′)并且误差类型确定器在其M比特宽的输出端处输出二进制值，所述二进制值表征误差类型。

如果代码C例如是2比特的校正误差的代码、3比特的识别误差的代码，则可能的是，误差类型确定器在三个不同的输出线路上通过二进制信号表明，是出现1比特误差、2比特误差还是3比特误差。于是M=3。

图8示出另一具体扩展方案800，其中待测试电路是用于校正误差的电路装置的解码器S4 57。图3的用于形成误差校正子的子电路S1 11这里再次被表示为校正子发生器。

在校正子发生器S1 51的n比特宽的输入端处施加长度为n的具有m维误差校正子的校正误差的线性代码C的编码值

。代码C的H矩阵再次用H表示。在校正子发生器的m比特宽的输出端处输出校正子s(v’)，使得这里按照关系

构成。

校正子发生器S1 51的输出端与具有一个输出端的OR门52的m位输入端连接并且与分别具有第一和第二输入端的m个XOR门531的相应的第一输入端连接。图3中的用于识别误差的电路S2 12这里通过具有m个输入端和一个输出端的OR门52实现，使得这里r=1适用。OR门52（或门）的1比特宽的输出端以求反的方式（negiert）被引导到AND电路532的1比特宽的第一输入端中。这里作为AND符号532说明的AND电路532由分别具有第一和第二输入端和分别具有输出端的m个AND门组成，在其相应的第一输入端上连接有OR门52的1比特宽的求反的输出端并且如果s(v′) = 0并且通过OR门52输出值0并且从而不表明误差，则在其相应的第二输入端处位正确地输入测试输入T_i的m个分量用于解码器57。

AND电路532的m个输出线路与XOR门531的m个第二输入端连接，其m个输出端被引导到待测试解码器57的m个输入端中。图3的电路S5 15这里通过m个XOR门531和m个AND门532实现。如果在AND电路532的m个第二输入端处施加测试矢量T_i并且s(v′) = 0 ，则在待测试解码器57的输入端处施加测试矢量T_i，其由解码器处理成测试输出信号 R(T _i )′ 。在图8中也说明，测试输入T_i由测试输入发生器TIG 56产生，其具有与OR门52的输出端连接的r=1比特宽的输入端和具有引导用于待测试电路解码器57的测试信号T_i的m比特宽的输出端。测试输入发生器TIG例如可以由计数器和ROM构建，其中每当由OR门52输出值0、也即表明不能识别误差时，计数器继续计数并且由测试输入发生器输出新的测试矢量T_i。

测试输入发生器例如也可以实现为线性反馈移位寄存器，每当通过OR门52输出值0时，所述线性反馈移位寄存器转入新的状态，其中该线性反馈移位寄存器的状态可以用作用于误差类型确定器的测试输入（Testinput）。

解码器57的M=n比特宽的输出端被引导到分析电路58的n比特宽的第一输入端中，所述分析电路在该扩展方案中被实现为具有后置的多输入签名分析器MISA 510的压缩器（Kompaktor）59。在MISA 510的r=1比特宽的第二输入端处施加由OR门52产生的误差信号。在MISA 510中在由OR门52产生的误差信号等于0的时刻施加的、也即通过压缩器59压缩的测试响应值Komp[R(T _i )′]被累加成签名。如果实际确定的签名与在无误差情况下预期的签名一致，则在解码器中无误差被识别。如果MISA 45的实际确定的签名与预期的签名不一致，则误差被识别。

在OR门52输出值1并且表明校正子s(v′) ≠ 0由校正子发生器S1 51输出的时刻，在解码器57的输入端处施加校正子的值s(v′)并且解码器在其n比特宽的输出端处输出n位二进制校正值，所述n位二进制校正值处于通过代码C校正的比特1。

如果代码C例如是2比特的校正误差的代码，则可能的是，单个比特或两个比特被校正。n位编码值v’也施加在分别具有两个输入端和一个输出端的n个XOR门512的相应的n个第一输入端处。由解码器57输出的n位校正值也施加在分别具有两个输入端和一个输出端的n个AND门511的相应的第一输入端处，其相应的第二输入端与OR门52的第二输入端连接。n个AND门的n个输出端与n个XOR门511的相应的n个第二输入端连接，在其n比特宽的输出端处输出经校正的值v _corr 。

如果s=0并且从而从误差校正子不识别出误差，则OR门52输出值0并且在n个XOR门512的第二输入端处分别施加值0,使得v'不变地作为v _corr = v’被输出。另一方面，如果s ≠ 0，则OR门52输出值1。在解码器57的m个输入端处于是施加m比特宽的校正子s(v’)，因为AND门532输出m位值0，使得m个XOR门531在其输出端处输出误差校正子s(v’)，所述误差校正子施加在解码器57的输入端处。解码器57在其n个输出端处输出相应的校正值，所述校正值经由n个AND门511在n个XOR门512中被运算成经校正的值v _corr 。如果v’中的误差通过所选择的代码C可校正，则v _corr 是无误差的。

分析电路58在特定的扩展方案中由压缩器59和后置的多输入签名分析器MISA 510组成。压缩器将n比特宽的输入值映射到仅n’比特宽的输出值，其中n’<n适用。压缩器59在最简单的情况下可以是具有n个输入端和一个输出端的奇偶校验树。在该情况下，n’=1。同样也可以实现n’个奇偶校验树，其中n’>1。也可能的是，压缩器59具有存储元件。如果OR门52的输出值等于0，则在MISA中由解码器57输出的响应值R(T _i )和由压缩器59压缩的值在MISA中被累加。如果校正子s(v′) ≠ 0并且从而误差被识别，则在MISA中在其输入端处施加的值不被累加。

测试序列提供器120通过OR门52、XOR门531、AND门532和测试输入发生器56构成，分析电路58通过压缩器59和多输入签名分析器510构成并且校正单元通过AND门511和XOR门512构成。

图9示出按照所建议的方案的另一电路装置900。

在校正子发生器S1 61的n比特宽的输入端处施加长度为n的具有m维误差校正子的校正误差的线性代码C的编码值

。代码C的H矩阵再次用H表示。在校正子发生器61的m比特宽的输出端处输出校正子s(v’)，使得这里按照关系

构成。如果v’是码字，则校正子等于0，而如果v’不是码字，则校正子不等于0，其中0表示

。

校正子发生器S1 61的输出端被引导到用于识别误差的电路S2 62的m比特宽的输入端中并且同时被引导到子电路S5 63的m比特宽的第一输入端中。如果在用于识别误差的电路S2 62的m比特宽的输入端处施加代码C的码字的校正子或者代码C的非码字的校正子，则用于识别误差的电路S2 62在其r=1比特宽的输出端处输出不同的误差信号。用于识别误差的电路的r=1比特宽的输出端被引导到子电路S5的r比特宽的第三输入端中并且被引导到用于产生测试输入的电路TIG 612的输入端中。每当用于识别误差的电路输出对应于代码C的码字的校正子的值时，用于产生测试输入的电路就产生测试输入Ti。电路TIG 612的承载值T_i的输出端与子电路S5 63的m比特宽的第二输入端连接。如果对应于代码C的码字的误差信号由用于识别误差的电路S2 12输出，则在子电路S5 63的m比特宽的第三输入端处输入测试矢量Ti。

子电路S5 63如此被配置，使得如果由第二子电路S2 62输出的误差信号对应于代码C的非码字的校正子，则所述子电路在其m比特宽的输出端处输出施加在其第一输入端处的值，并且如果由该子电路输出的误差信号对应于代码C的码字的校正子，则输出值T_i。

测试序列提供器通过子电路S2、子电路S5和测试输入发生器TIG 612构成。

子电路S5 63的输出端同时被引导到解码器642的输入端中和误差类型确定器641的输入端中。解码器642的n比特宽的输出端被引导到分别具有两个输入端和一个输出端的n个XOR门66的相应的第一输入端中，在其相应的第二输入端处施加编码值

，其也施加在校正子发生器S1 61的输入端处。如果

是码字，则由校正子发生器S1 61产生的校正子s(v′) = 0并且子电路S5 63的输出端与承载测试输入T_i的其第二输入端连接，使得在解码器642的输入端处施加测试输入T_i。由解码器642输出相应的测试输出信号R′(T _i )并且在XOR门66中相加成 

 modulo 2并且在所述n个XOR门的n个输出端处输出。

这些输出端被引导到分别具有两个输入端和一个输出端的其他n个XOR门67的相应的n个第一输入端中，在其相应的第二输入端上连接有分别具有两个输入端和一个输出端的n个AND门68的输出端。在所述AND门68的相应的第一输入端处施加由误差识别电路S2 62输出的误差信号E₁，使得因为存在码字而等于1。所述AND门的相应的第二输入端与测试响应发生器TRG 610的输入端连接，其输入端同样与误差识别电路S2 62的承载误差信号E₁的输出端连接。如果E₁=1，则在输入测试输入T_i时由解码器642输出的无误差的测试输出信号R(T_i)由测试响应发生器TIG 610输出，其在XOR门67中与

被XOR运算成

，并且在所述n个XOR门66的n个输出线路处被提供。

所述n个XOR门的n位输出端被引导到代码检验器69的输入端中并且直接与承载值v _corr 的电路输出端连接。代码检验器69检验，v _corr 是否是代码C的码字。如果R(T _i ) = R(T _i )′适用，则 v _corr  = v′。代码校验器例如可以被实现为具有n个输入端和m个输出端的、代码C的校正子发生器，所述校正子发生器在其m个输出端处输出误差校正子s(v _corr )并且在所述校正子发生器之后连接其输出线路的OR运算（Verknüpfung）。但是也可以由代码校验器仅实现误差校正子的几个分量。因为代码校验器的设计对于技术人员而言是已知的，并且代码校验器的特定形式也不是专利权利要求的主题，所以这里可以不对其进一步详述。

如果v _corr 不是有效的码字，则 R(T _i ) ≠ R(T _i )′ 并且在输入测试输入T_i时在解码器中识别到误差。

图3的分析电路14这里被实现为电路652，其由电路组件66、67、68和69组成。在此，校正单元240通过电路组件66、67构成并且是分析电路的部分。

一般而言，校正单元可以基于校正信号与编码二进制字v’的逻辑XOR运算产生经处理的测试输出信号并且提供给分析单元。一般地，可以通过XOR逻辑门实现逻辑XOR运算。

一般而言，分析单元可以具有代码校验器。附加地，如果误差校正子比特序列s(v’)表明，编码二进制字v’是误差校正码C的码字，则校正单元可以基于校正信号e与编码二进制字v’的逻辑XOR运算的结果与预期的参考测试信号R(T_i)的逻辑XOR运算来产生经处理的测试输出信号。代码校验器于是产生误差信号，所述误差信号表明，经处理的测试输出信号是否是误差校正码C的码字。

子电路S5的输出端此外被引导到误差类型确定器641的输入端中，所述误差类型确定器在其r比特宽的输出端处在使用误差校正子s(v′)的值的情况下表明，存在误差的何种类型。该误差类型确定器641的r比特宽的输出端被引导到第一分析电路651的r比特宽的第一输入端中，在其这里为1比特宽的第二输入端处输入误差信号E1，所述误差信号由用于识别误差的子电路S2 62输出。此外，可能的是，使用误差类型确定器641的例如用于改善误差类型确定器641的可测试性的附加输出端，所述附加输出端同样被引导到分析电路的附加输入端中。分析电路652例如可以是多输入签名分析器MISA，每当用于识别误差的子电路S2表明，在其输入端处施加码字的校正子时，所述多输入签名分析器就累加由误差类型确定器产生的测试输出信号值（测试响应值）。

在图9中仅仅画入一个测试输入发生器TIG 612。同样可能的是，使用两个或多个测试输入发生器，其中第一测试输入发生器生成用于误差类型确定器641的测试输入并且第二测试输入发生器生成用于解码器642的测试输入。

图10示出图3的分析电路14的另外可能的实现1000，其例如可以代替图9的分析电路652。解码器742的输出端被引导到分别具有两个输入端和一个输出端的n个XOR门76的相应的第一输入端中，其相应的第二输入端与n个线路连接，所述线路引导编码值n并且所述线路同时与乘法器MUX 71的n个第一输入端连接。n个XOR门76的n比特宽的输出端同时被引导到代码校验器72的n比特宽的输入端中和乘法器MUX 71的n个第二输入端中，所述乘法器在其输入端处输出值v _corr 并且在其控制输入端处输出误差信号E1，所述误差信号在图9中在用于识别误差的电路S2 62的输出端处被输出。

分析电路130在该例子中包括代码校验器72和MISA 73，并且校正单元240包括XOR门76和乘法器71。

如果v’是所观察的代码C的码字，则误差信号E₁在图9中等于0并且在解码器742中输入测试输入信号T _i 。解码器742输出测试响应信号R(T _i )' 。在XOR门76的输出端处施加值

，该值被输入到代码校验器72中。乘法器MUX 71将其第一输入端与其输出端连接，在其输出端处施加值v _corr  = v' 。代码校验器例如被实施为线性代码C的校正子发生器。代码校验器于是在其m比特宽的输出端处给出值

，

该值仅取决于R(T _i )′并且以其中E₁等于0的时钟脉冲在MISA73中被累加成签名。

如果v’不是所观察的代码C的码字，则误差信号E₁等于1。于是在解码器742的输入端处施加值v’。解码器于是输出校正值e ₁ , ..., e _n ，所述校正值被联合成n位校正矢量e = e ₁ ,..., e _n 。校正矢量e在XOR门76中与v’运算成

。因为误差信号E1等于1，所以将乘法器MUX 71的第二输入端与其输出端逻辑连接(verknüpfen)，在其上现在输出

。由代码校验器72输出的值

在MISA中被忽视并且不被累加，因为E₁=1。

图11示出电路装置的另一扩展方案，其中矩阵 K = H _mod 从奇偶校验矩阵H = (h1, ..., h _n )中通过以下方式来推导，即对q列h _il ,..., h _iq )逐分量地求逆。子电路f 810实现函数

，

其q个输入端与校正子形成器S1 81的  q个输入端连接，其承载分量v _i1 ,..., v _iq 。校正子形成器S1 81的m分量输出端同时与具有m个输入端和一个输出端的OR门821的m个输入端、具有m个输入端和一个输出端的AND门822和分别具有两个输入端和一个输出端的m个XOR门831的m个相应的第一输入端连接。OR门821和AND门822的引导二进制值E ₁  和 E ₂ 的输出端不仅被引导到XOR门823的第一和第二输入端中和测试输入发生器TIG 85的第一和第二输入端中而且被引导到分析电路89的两个第一输入端中。

测试输入发生器TIG 85的输出端与分别具有两个输入端和一个输出端的m个AND门832的相应的第一输入端连接，XOR门823的求反的输出端与所述m个AND门832的相应的第二输入端连接，所述XOR门823的输出端同时不求反地连接到分别具有两个输入端和一个输出端的n个AND门88的相应的第一输入端上。XOR门831的相应的第二输入端与AND门832的输出端连接。m个XOR门831的m个输出端被引导到分别具有两个输入端和分别一个输出端的m个XOR门84的相应的m个第一输入端中，其相应的第二输入端连接到用于形成函数的电路f 810的输出端上。m个XOR门84的m个输出端与解码器86的m个输入端连接，所述解码器在其n个输出端处提供n分量校正值，其中解码器86的n个输出端同时与分析电路89的n个第三输入端连接。n个AND门88的n个输出端被引导到n个XOR门87的n个相应的第一输入端中，在其n个第一输入端上连接有引导值

的输入线路，并且其输出线路输出经校正的值v _corr。

校正单元240在该例子中包括AND门88和XOR门87，并且测试序列提供器120包括用于形成函数的电路f 810、XOR门84、OR门821、AND门822、XOR门831、XOR门823、AND门832和测试输入发生器85，其中用于形成函数的电路f 810和XOR门84构成测试序列提供器120的比特序列求逆器。

为了更好地理解，现在应该描述图11的电路装置的作用原理。

如果v’是码字，则在f(v’) = 0时，校正子发生器S1 81输出值

，并且在f(v’) = 1时，输出值

。首先观察情况f(v’) = 0。E ₁ = E ₂  = 0, E = 0 适用并且测试输入发生器TIG输出值T_i，所述值经由AND门832、XOR门831和84引导地施加在解码器86的输入端处。因为XOR门823的承载误差信号E的输出端等于0，则v _corr = v’适用。解码器输出值R(T _i )’，所述值在分析电路89中被累加。

现在f(v’) = 1。校正子发生器S1 81现在输出值

，所述值施加在OR门821的m个输入端处和AND门822的m个输入端处，使得这两个门输出值 E ₁  = E ₂  = 1，这些值在XOR门823中被运算成0，使得在m个AND门832的m个输出端处分别施加值T _i 并且在m个XOR门831中运算成(1, . . . , 1)

T_i 和在XOR门84中运算成(1, . . . , 1) 

 T_i  (1, . . . , 1) = T _i  ，使得测试输入T _i 被输入到解码器86的输入端中，所述解码器在其输出端处输出测试响应值R(T _i )′，所述测试响应值被输入到分析电路89中用于分析。因为由XOR门输出的值E=0，所以由AND门88的输出端输出值

，并且v’ = v _corr适用。

如果现在v’不是码字，则由校正子发生器S1 81生成的校正子s(v’)不等于并且同样不等于

。

因此，E ₁ ≠ E ₂  适用并且从而E=1。校正子s(v’)不变地由XOR门831输出并且如果f(v′) = 1，则在XOR门84中被求逆，使得校正子现在如此施加在解码器处，就像它是由代码C的奇偶校验矩阵H按照关系

确定的。在解码器86中确定待校正比特，所述比特可以被联合成校正矢量e，由于E=1通过AND门88输出并且在XOR门87中被相加成

 modulo 2。在分析电路89中，由解码器86输出的值不被分析，因为E ₁ ≠ E ₂ 适用。

原则上可能的是，调换XOR门831和84的顺序。在图11中说明的顺序具有优点：即使仅仅码字v’被输入到电路输入端中，被输入到XOR门831和84的输入端中的值也不是恒定的。同样，由校正子发生器S1产生的误差校正子的值在输入仅仅码字时不是恒定的，这是有利的，因为在持续运行中可以识别相应的门的相应的输入端和输出端的固定误差。

一些实施例涉及用于测试待测试电路的设备，具有用于确定误差校正子比特序列的装置、用于提供测试序列的装置和用于识别有误差的处理的装置。用于确定误差校正子比特序列的装置基于编码二进制字v’确定误差校正子比特序列s(v’)。在此，误差校正子比特序列s(v’)表明，编码二进制字v’是否是用于对编码二进制字v’进行编码所使用的误差校正码C的码字。另外，至少每当误差校正子比特序列s(v’)表明，编码二进制字是误差校正码C的码字时，用于提供测试比特序列的装置就将与误差校正子比特序列s(v’)不同的测试比特序列T_i提供给待测试电路。此外，用于识别有误差的处理的装置基于待测试电路的通过测试比特序列T_i引起的测试输出信号R(T _i )’识别通过待测试电路对测试比特序列T _i 的有误差的处理。

附加地，该设备可以包括其他可选单元，所述其他可选单元实现所建议的方案的前述方面中的一个或多个方面。

图12示出根据实施例用于测试待测试电路的方法1200的流程图。该方法1200包括基于编码二进制字v’确定1210误差校正子比特序列s(v’)。在此，误差校正子比特序列s(v’)表明，编码二进制字v’是否是用于对编码二进制字v’进行编码所使用的误差校正码C的码字。另外，该方法1200包括：至少每当误差校正子比特序列v’表明编码二进制字v’是误差校正码C的码字时，就向待测试电路提供1220与误差校正子比特序列v’不同的测试比特序列T_i。此外，该方法1200包括基于待测试电路的由测试比特序列T _i 引起的测试输出信号R(T _i )’识别1230通过待测试电路对测试比特序列T _i 的有误差的处理。

附加地，该方法1200可以包括其他可选的步骤，所述其他可选的步骤实现所建议的方案的前述方面中的一个或多个方面。

一些实施例涉及在持续运行期间允许测试（在线测试（Online-Test））的电路装置。

例如，用于处理在使用代码C的情况下被编码的数据的电路装置包括用于形成m比特宽的校正子的具有n个二进制输入端和m个二进制输出端的第一子电路S1 11，在其n个二进制输入端处施加待处理的n比特宽的编码数据并且在其m个二进制输出端处输出校正子

的m个分量

。校正子

从编码数据v’中按照关系

来确定，并且K是对应于代码C的二进制（m,n）矩阵。

另外，存在具有m个二进制输入端和r个（1≤r）输出端的用于识别误差的第二子电路S2 12，其中第一子电路的承载m个校正子分量

的输出端与第二子电路的m个输入端连接。第二子电路在v’不是代码C的码字时和在v’是代码C的码字时在输入s(v’)的情况下输出不同的值。

此外，存在具有m’（m’≥1）个二进制输入端和M（M≥1）个二进制输出端的待测试第三子电路S3 13，在其m’个二进制输入端处在第二子电路输出表明代码C的码字v’的校正子

在其输入端被输入的值的时刻

施加测试输入T _i。在其M个输出端上，该第三子电路在其M个输出端上输出与施加的测试输入T _i和与可能存在的误差有关的测试响应值

。

根据一个方面，存在用于分析测试响应的分析电路S4 14，所述分析电路（分析）测试输出信号

并且使与预期的正确的测试响应有关，所述测试输出信号由第三子电路S3 13在用于识别误差的第二子电路S2=F 12输出表明代码C的码字v'的校正子

施加在第二子电路的输入端处的值的时刻t _i输出。

另外，矩阵K可以等于代码C的奇偶校验矩阵

。

可替代地，矩阵K可以是二进制（m,n）矩阵，其通过逐分量地对代码C的奇偶校验矩阵

的q列

求逆来确定并且适用。

在此，例如可以是q = 1。

根据另一方面，存在具有m个第一二进制输入端、m个第二二进制输入端、r个第三二进制输入端和m个二进制输出端的第五子电路S5 15，其中第一子电路S1 11的承载校正子

的m个二进制输出端与第五子电路S5 15的m个第一二进制输入端连接。m位测试矢量T _i 在时刻t _i施加在第五子电路的m个第二二进制输入端处，并且第二子电路S2 12的r个二进制输出端与r个第三二进制输入端连接。第五子电路S5 15这样被设计，使得如果第二子电路S2 12输出不对应于码字的值，则在其m个二进制输出端处输出校正子

，并且如果第二子电路输出对应于代码C的码字的值，则使得输出值T _i 。

另外，第三待测试子电路S3 13的m个二进制输入端与子电路S5 15的m个二进制输出端连接并且子电路S3 13的M个二进制输出端被引导到子电路S4 14的M个二进制输入端中，所述子电路S4 14将测试响应值

与预期的无误差的测试输出信号有关，其中如果第二子电路输出对应于码字的值，则所述测试响应值由第三待测试子电路S3 13在时刻t _i输出。

此外，存在用于实现函数

的具有q个二进制输入端和一个二进制输出端的另一子电路S6 16，其q个输入端与子电路S1的承载值

的输入线路连接并且其1比特宽的输出端被引导到第七子电路S7 17的1比特宽的第一输入端中，其m比特宽的第二输入端与第五子电路S5的输出端连接，并且子电路S7如此被配置，使得如果

，则在第七子电路S7 17的m比特宽的输出端处不变地输出在其第二输入端处施加的值，并且如果，则输出在其输入端处施加的值的逐分量求反的值。

另外，待测试子电路S3 13的m个二进制输入端与第七子电路S7 17的m个输出端连接，使得如果第二子电路输出对应于码字的值并且第三子电路S3 13在其M个输出端上输出与测试输入T _i和与在其中可能存在的误差有关的测试输出信号值

，则在子电路S3的输入端处施加值T _i，其中所述第三子电路的M个输出端被引导到用于分析测试响应值的分析电路S4 14的M个输入端中，在所述分析电路中将当前测试响应值与在相应的时刻预期的无误差的测试响应值相比较。

附加地，可以是q = 1, ，其中1≤i ≤n，并且函数

可以通过承载值

的1比特宽的线路实现。

待测试子电路可以是代码的误差类型确定器44。

可替代地，待测试子电路可以是用于在使用代码C的情况下校正误差的电路装置的解码器。

附加地，可以存在其他待测试电路，其是校正误差的代码的误差类型确定器641。

根据一个方面，可以存在测试输入发生器46，其在用于识别误差的电路不表明误差的时刻t _i输出测试信号T _i。

测试输入发生器可以包含ROM和计数器。

可替代地，测试输入发生器可以包含线性反馈移位寄存器。

另外，测试输出信号值的分析电路可以包含多输入签名分析器（Multi-Input Signatur-Analyser）。

此外，测试输出信号值的分析电路14可以包含代码C的代码校验器69、76。

另外，可以是 m’= m。

可选地，待测试电路的用于改善待测试电路的可测试性的附加输出可以在分析电路中被分析。

尽管有些方面结合设备予以了描述，但是不言而喻，这些方面也表示对相应的方法的描述，使得设备的块或器件也可以被理解为相应的方法步骤或者被理解为方法步骤的特征。与此类似地，结合方法步骤或者作为方法步骤描述的方面也表示对相应设备的相应的块或者细节或者特征的描述。

根据所确定的实施要求可以以硬件的方式或以软件的方式实施本发明的实施例。可以在使用数字存储介质、例如软盘、DVD、蓝光光盘（Blu-ray Disc）、CD、ROM、PROM、EPROM、EEPROM或者闪存、硬盘或者其他磁性或者光学存储器来进行实施，在其上存储电子可读的控制信号，其可以与可编程计算机系统这样协作或者与可编程计算机系统协作，使得相应的方法被执行。因此，数字存储介质可以是计算机可读的。根据本发明的有些实施例因此包括数据载体，所述数据载体具有电子可读的控制信号，所述控制信号能够与可编程计算机系统这样协作，使得这里描述的方法之一被执行。

一般地，本发明的实施例可以被实施为具有程序代码的计算机程序产品，其中程序代码如下起作用：当计算机程序产品在计算机上运行时执行方法之一。程序代码例如也可以存储在可机读的载体上。

另外的实施例包括用于执行这里所述的方法之一的计算机程序，其中计算机程序存储在可机读的载体上。

换句话说，根据本发明的方法的实施例因此是计算机程序，所述计算机程序具有用于当计算机程序在计算机上运行时执行这里所述的方法之一的程序代码。根据本发明的方法的另一实施例因此是数据载体（或者数字存储介质或者计算机可读的介质），其上记录用于执行这里所述的方法之一的计算机程序。

根据本发明的方法的另一实施例因此是数据流或者信号序列，所述数据流或信号序列表示用于执行这里所述的方法之一的计算机程序。数据流或信号序列例如可以如下被配置：经由数据通信连接、例如经由因特网被传送。

另一实施例包括处理装置，例如计算机或可编程逻辑器件，其如下被配置或匹配：执行这里所述的方法之一。

另一实施例包括计算机，在所述计算机上安装用于执行这里所述的方法之一的计算机程序。

在有些实施例中，可以使用可编程逻辑器件（例如现场可编程门阵列，FPGA），用于执行这里所述的方法的有些或所有功能性。在有些实施例中，现场可编程门阵列可以与微处理器协作，用于执行这里所述的方法之一。一般地，在一些实施例中，在任意的硬件设备方面执行所述方法。该硬件设备可以是可通用的硬件，例如计算机处理器（CPU），或者对于该方法特定的硬件，例如ASIC。

上述实施例仅仅表示对本发明的原理的说明。不言而喻，使其他技术人员明白这里所述的装置和细节的修改和改变。因此试图本发明仅仅通过下述的专利权利要求的保护范围而不通过根据对这里实施例的描述和阐述展示的特定细节限制。 

Claims (22)

1.用于测试待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）的设备（100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100），具有以下特征：

校正子确定器（110, 11, 21, 41, 51, 61, 81），其被设计用于基于编码二进制值（v’）确定误差校正子比特序列（s(v'）)，其中误差校正子比特序列（s(v')）表明，编码二进制字（v’）是否是用于对编码二进制字（v’）进行编码所使用的误差校正码（C）的码字；

测试序列提供器（120），其被设计用于至少每当误差校正子比特序列（s(v')）表明编码二进制字（v’）是误差校正码（C）的码字时，就给待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）提供与所确定的误差校正子比特序列（s(v')）不同的测试比特序列（T _i ）；和

分析电路（130, 14, 25, 58, 89），其被设计用于基于待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）的通过测试比特序列（T _i ）引起的测试输出信号（R(T _i )'）识别通过待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）对测试比特序列（T _i ）的有误差的处理。

2.根据权利要求1所述的设备，其中测试序列提供器（120）被设计用于如果误差校正子比特序列（s(v’)）表明编码二进制字（v’）不是误差校正码（C）的码字，则给待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）提供误差校正子比特序列（s(v’)）。

3.根据权利要求1或2所述的设备，其中分析电路（130, 14, 25, 89）被设计，用于将测试输出信号（R(T _i )'）或者以所述测试输出信号（R(T _i )'）为基础的所处理的或减少的测试输出信号与预期的参考测试信号（R(T _i )）相比较并且如果测试输出信号（R(T _i )'）或所处理的或减少的测试输出信号与预期的参考测试信号（R(T _i )）不一致，则识别测试比特序列（T _i ）的有误差的处理。

4.根据前述权利要求之一所述的设备，其中测试序列（T _i ）等于用于编码二进制字（v’）的误差校正子比特序列（s(v')），所述编码二进制字不是误差校正码（C）的码字。

5.根据前述权利要求之一所述的设备，所述设备另外具有待测试电路（102, 14, 25, 44, 54, 641, 642, 742, 86），其中待测试电路（102, 14, 25, 44, 547, 641, 642, 742, 86）是用于产生用来校正有误差的编码二进制字（v’）的校正信号的解码器（54, 642, 742, 86）或者用于确定有误差的编码二进制字（v’）的误差类型的误差类型确定器（44，641）。

6.根据前述权利要求之一所述的设备，其中校正子确定器（110, 11, 21, 41, 51, 61, 81）被设计用于确定误差校正子比特序列（s(v’)），使得每当编码二进制字（v’）是误差校正码（C）的码字时，误差校正子比特序列（s(v’)）正好等于预定义的误差校正子比特序列。

7.根据权利要求1至5之一所述的设备，其中校正子确定器（110, 11, 21, 41, 51, 61, 81）被构造用于确定误差校正子比特序列（s(v’)），使得用于误差校正码（C）的第一多个码字的误差校正子比特序列（s(v’)）等于预定义的第一误差校正子比特序列，并且用于误差校正码（C）的第二多个码字的误差校正子比特序列（s(v’)）等于预定义的第二误差校正子比特序列，其中预定义的第一误差校正子比特序列和预定义的第二误差校正子比特序列不同并且第一多个码字和第二多个码字不具有共同的码字。

8.根据权利要求7所述的设备，其中测试序列提供器（120）具有比特序列求逆器（16, 17, 810, 84），其被设计用于基于编码二进制字（v’）的比特的子集的函数（f(v')）来对测试比特序列（T _i ）或者误差校正子比特序列（s(v’)）求逆。

9.根据权利要求8所述的设备，其中选择比特的子集的函数（f(v')），使得如果误差校正子比特序列（s(v’)）等于预定义的第一误差校正子比特序列，则比特序列求逆器（16, 17, 810, 84）不对测试比特序列（T _i ）求逆，并且如果误差校正子比特序列（s(v’)）等于预定义的第二误差校正子比特序列，则对测试比特序列（T _i ）求逆。

10.根据前述权利要求之一所述的设备，其中测试序列提供器（120）具有误差校正子识别器（12, 22, 42, 52, 62, 821, 822），其被设计用于提供测试触发信号，所述测试触发信号在误差校正子比特序列（s(v’)）等于预定义的误差校正子比特序列时触发通过测试序列提供器（120）对测试比特序列（T _i ）的提供，其中预定义的误差校正子比特序列表明，编码二进制字（v’）是误差校正码（C）的码字。

11.根据权利要求10所述的设备，其中测试触发信号是1比特宽的信号。

12.根据前述权利要求之一所述的设备，其中校正子确定器（110, 11, 21, 41, 51, 61, 81, 110）被设计用于基于误差校正码（C）的奇偶校验矩阵（H）与编码二进制字（v’）的乘法或者误差校正码（C）的至少在列中逐分量地求逆的奇偶校验矩阵（K）与编码二进制字（v’）的乘法来确定误差校正子比特序列（s(v’)）。

13.根据前述权利要求之一所述的设备，其中测试序列提供器（120）被设计用于分别从针对每个编码二进制字（v’）的多个测试比特序列中给待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）提供测试比特序列（T _i ），其中校正子确定器（110, 11, 21, 41, 51, 61, 81）处理所述每个编码二进制字并且所述每个编码二进制字是误差校正码（C）的码字。

14.根据权利要求13所述的设备，其中测试序列提供器（120）具有存储器，所述存储器存储多个测试比特序列；或者具有线性反馈移位寄存器，所述线性反馈移位寄存器能够产生多个测试比特序列中的测试比特序列（T _i ）。

15.根据前述权利要求之一所述的设备，其中误差校正码（C）是线性误差校正码。

16.根据前述权利要求之一所述的设备，其中测试序列提供器（120）被设计用于至少10%、至少50%或者每当误差校正子比特序列（s(v’)）表明编码二进制字（v’）是误差校正码（C）的码字时，就给待测试电路（102, 13, 24, 44, 54, 641, 642, 742, 86）提供与所确定的误差校正子比特序列（s(v’)）不同的测试比特序列（T _i ）。

17.用于校正编码二进制字（v’）中的比特误差的设备（200, 700, 800, 900, 1000, 1100），具有以下特征：

根据权利要求1至16之一所述的用于测试待测试电路的设备；

解码器（250, 54, 642, 86），其被设计用于基于误差校正子比特序列（s(v’)）产生输出信号，使得如果误差校正子比特序列（s(v’)）表明，编码二进制字（v’）不是误差校正码（C）的码字，则解码器（250, 54, 642, 86）的输出信号代表用于编码二进制字（v’）的校正信号（e），其中解码器（250, 54, 642, 86）是待测试电路并且如果误差校正子比特序列（s(v’)）表明，编码二进制字（v’）是误差校正码（C）的码字，则解码器（250, 54, 642, 86）的输出信号对应于测试输出信号（R(T _i )'），和

校正单元（240, 48, 511, 512, 66, 67, 68, 71, 76, 87, 88），其被设计用于基于编码二进制字（v’）和校正信号（e）校正编码二进制字（v’）中的比特误差并且输出经校正的编码二进制字（v _corr ）。

18.根据前述权利要求之一所述的设备，其中校正单元（240, 48, 511, 512, 66, 67, 68, 71, 76, 87, 88）被设计用于基于校正信号与编码二进制字（v'）的逻辑XOR运算来产生所处理的测试输出信号并且提供给分析单元（130, 14, 25, 89）。

19.根据权利要求18所述的设备，其中分析单元（130, 14, 25, 89）具有代码校验器（69，72），其中校正单元（240, 48, 511, 512, 66, 67, 68, 71, 76, 87, 88）被设计用于如果误差校正子比特序列（s(v’)）表明，编码二进制字（v’）是误差校正码（C）的码字，则基于校正信号（e）与编码二进制字（v’）的逻辑XOR运算的结果与预期的参考测试信号（R(T_i）)的逻辑XOR运算来产生所处理的测试输出信号，其中代码校验器（69, 72）被设计用于产生误差信号，所述误差信号表明，所处理的测试输出信号是否是误差校正码（C）的码字。

20.用于测试待测试电路的设备，具有以下特征：

用于确定误差校正子比特序列的装置，其被设计用于基于编码二进制字（v’）确定误差校正子比特序列（s(v')），其中误差校正子比特序列（s(v’)）表明，编码二进制字（v’）是否是用于对编码二进制字（v’）进行编码所使用的误差校正码（C）的码字；

用于提供测试比特序列的装置，其被设计用于至少每当误差校正子比特序列（s(v’)）表明编码二进制字（v’）是误差校正码（C）的码字时，就给待测试电路提供与误差校正子比特序列（s(v’)）不同的测试比特序列（T _i ）；和

用于识别有误差的处理的装置，其被设计用于基于待测试电路的由测试比特序列（T _i ）引起的测试输出信号（R(T _i )'）识别通过待测试电路对测试比特序列（T _i ）的有误差的处理。

21.用于测试待测试电路的方法（1200），具有以下步骤：

基于编码二进制字（v’）确定（1210）误差校正子比特序列（s(v')），其中误差校正子比特序列（s(v’)）表明，编码二进制字（v’）是否是用于对编码二进制字（v’）进行编码所使用的误差校正码（C）的码字；

至少每当误差校正子比特序列（s(v’)）表明编码二进制字（v’）是误差校正码（C）的码字时，就向待测试电路提供（1220）与误差校正子比特序列（s(v’)）不同的测试比特序列（T _i ）；和

基于待测试电路的由测试比特序列（T _i ）引起的测试输出信号（R(T _i )'）识别（1230）通过待测试电路对测试比特序列（T _i ）的有误差的处理。

22.计算机程序，具有用于当计算机程序在计算机或微控制器上运行时执行根据权利要求21所述的方法的程序代码。

Images