CN102939720B - 用于在千兆比特ldpc解码器中并行处理的方法和设备 - Google Patents

Abstract

一种用于无线通信网络的能够对编码的传输进行解码的接收器。所述接收器包括：接收路径电路，用于接收并下变换传入的射频（RF）信号以产生编码的接收的信号；与接收路径电路相关联的低密度奇偶校验（LDPC）解码器，用于对编码的接收的信号进行解码。LDPC解码器还包括：存储器，用于存储包括R个行和C个列的奇偶校验H矩阵，其中，奇偶校验H矩阵的每个元素包括平移值或-1值之一；多个处理元件，用于执行LDPC分层解码，其中，至少一个处理元件能够用于在同一循环中处理奇偶校验H矩阵的第一行和第二行。

Description

用于在千兆比特LDPC解码器中并行处理的方法和设备

技术领域

本申请总体涉及无线通信装置，更具体地讲，涉及对在无线通信装置之间传输的数据进行编码和解码。

背景技术

在信息理论中，低密度奇偶校验（LDPC）码是用于在噪声传输信道上传输消息的纠错码。LDPC是一类线性分组码。当LDPC和其他纠错码不能保证完好的传输时，可作出尽可能小的丢失信息的可能性。LDPC是第一种允许数据传输率接近于被称为香农极限（ShannonLimit）理论上的最大值的码。可以以香农极限的0.0045dB来执行LDPC码。当LDPC在1963年被开发时，实现LDPC是不切实际的。在1993年发现的Turbo码成为在1990年代后期的编码方案的选择。Turbo码用于诸如深空卫星通信的应用。LDPC需要复杂的处理，但LDPC是截至2007年发现的最有效的方案。LDPC码可产生大的最小距离（在下文中，“d_min”）并降低解码复杂度。

发明内容

技术方案

提供一种用于无线通信网络的能够对编码的传输进行解码的接收器。

有益效果

本公开描述用于提高1GbpsLDPC解码器的设计效率的设备和方法。

附图说明

为了更充分理解本公开和其优点，现结合附图参考下面的描述，在附图中相同的标号表示相同的部分：

图1示出根据本公开的示例性实施例的发送ACK/NACK消息的示例性无线网络100；

图2a示出根据本公开的示例性实施例的正交频分多址(OFDMA)发送路径的高级示图；

图2b示出根据本公开的示例性实施例的正交频分多址接收路径的高级示图；

图3示出根据本公开的实施例的LDPCCRISP顶层架构。

图4示出根据本公开的实施例的与奇偶校验矩阵相应的Tanner图。

图5a示出根据传统的LDPC解码器的一实施例的1/2码率；

图5b示出根据传统的LDPC解码器的一实施例的5/6码率；

图6示出根据洪水（flooding）方法的执行解码的示例性LDPC解码器的详细框图；

图7示出根据本发明的原理的执行分层解码的示例性LDPC解码器的详细框图；

图8描述1/2码率的H矩阵；

图9描述5/8码率的H矩阵；

图10描述3/4码率的H矩阵；

图11描述13/16码率的H矩阵。

最佳实施方式

提供一种用于无线通信网络的能够对编码的传输进行解码的接收器。所述接收器包括：接收路径电路，用于接收并下变换传入的射频（RF）信号以产生编码的接收的信号；与接收路径电路相关的低密度奇偶校验（LDPC）解码器，用于对编码的接收的信号进行解码。LDPC解码器还包括：存储器，用于存储包括R个行和C个列的奇偶校验H矩阵，其中，奇偶校验H矩阵的每个元素包括平移值或-1值之一；多个处理元件，用于执行LDPC分层解码，其中，至少一个处理元件能够用于在同一循环中处理奇偶校验H矩阵的第一行和第二行。

提供一种用于在无线通信网络中对传输进行解码的方法。所述方法包括以下步骤：在接收装置中，接收并下变换传入的射频（RF）信号以产生编码的接收的信号；在低密度奇偶校验（LDPC）解码器中对编码的接收的信号进行解码。LDPC解码器还包括：存储器，用于存储包括R个行和C个列的奇偶校验H矩阵，其中，奇偶校验H矩阵的每个元素包括平移值或-1值之一。所述方法还包括：在能够用于执行LDPC分层解码的解码器的处理元件中，在同一循环中处理奇偶校验H矩阵的第一行和第二行。

在进行下面的具体实施方式的描述之前，对贯穿该专利文档使用的特定词语和短语的定义进行阐述会是有利的：术语“包括”和“包含”及其派生词表示没有限制地包括；术语“或”是包括性地表示和/或；短语“与…相关联”和“与此相关联”及其派生词可表示包括、被包括在内、与…相互连接、包含、包含在…内、连接到或与…连接、结合到或与…结合、可与…通信、与…协作、交错、并置、接近于、绑定到或与…绑定、具有、具有…的属性等；术语“控制器”表示控制至少一个操作的任何装置、系统或者其部分，这样的装置可以是以硬件、固件或软件实现的装置，或者是硬件、固件以及软件中的至少两者的某种组合。应该注意，与任意特定控制器相关联的功能性可被集中或散布，而不管是本地还是远程。贯穿该专利文档，提供对特定词语和短语的定义，本领域普通技术人员应该理解，即使不是大多数场合，该定义也在很多场合应用于先前的使用，也应用于这样定义的词和短语的将来的使用。

具体实施方式

在此专利文档中，以下讨论的图1至图11和用于描述本公开的原理的各种实施例仅用于说明，而不应以任何方式被解释为限制本公开的范围。本领域的技术人员将理解，可在任何适当布置的无线或有线通信系统中实现本公开的原理。

本公开描述用于提高大于1Gbps的LDPC解码器的设计效率的设备和方法。所提出的架构支持如在第12/876,903号美国专利申请中提出的Z=42的LDPCH矩阵码，该申请通过以上引用预先包含于此。所提出的架构还支持如在第12/855,442号美国专利申请中提出的z=24的LDPCH矩阵码，该申请通过以上引用预先包含于此。

基本上，LDPC解码方法可划分为两个主类。称为洪水或并行解码的第一类忽略行竞争以增加并行度。称为分层或串行解码的第二类使用在行处理之间积累的信息。由于竞争，所以分层解码可需要更多的循环来处理每个迭代。然而，分层解码需要明显减少的迭代（33%-50%减少的迭代）来收敛于与洪水解码相同的BLER性能。

用于千兆比特LDPC解码的现有技术方案主要考虑了洪水解码方法来增加LDPC处理并行度以满足吞吐量要求，并忽略了校验节点之间的任何可能的竞争。这降低了处理效率并增加了用于达到目标FER/BER所需要的迭代次数，这导致功耗增加。

图8至图11给出通过如在WiGig/802.11ad、Spec1.0中所限定的具有672比特块的四个不同的H矩阵支持的四个不同码率的LDPC解码的示例，如下面更详细讨论的，图8至图11描述两个解码方法（分层和洪水）可如何处理给定的码率和H矩阵，并指示需要多少LDPC机器（处理元件）和循环来处理H矩阵。两种解码方法之间给出了处理相关码率的比较。

通常，用于WiGig的洪水解码架构的优点是:i)高速处理（1迭代/循环）；ⅱ）低延迟（单一块处理）。用于WiGig的洪水解码架构的缺点是:i)每吞吐量每门数的高功率；ⅱ）较慢的收敛（慢33-50%）；ⅲ）较低的效率（即，13/16码率的情况-3行和4个机器）；ⅳ）较高的关键路径。

通常，用于WiGig的分层解码架构的优点是：i)每吞吐量更少的门数（3个机器对4个机器）；ⅱ）可伸缩性（易于合成-单一机器合成）；ⅲ）较低的关键路径（减少逻辑，在写回之前不需要添加最小值）；ⅳ）允许行间提前停止。用于WiGig的分层解码架构的缺点是：i)由多个块引起的1.5倍的最大延迟；ⅱ）用于支持多个块的较大的缓冲器。

图1示出根据本公开的原理的执行LDPC编码和解码的示例性无线网络100。在示出的实施例中，无线网络100包括基站（BS）101、基站（BS）102、基站（BS）103和其他类似的基站（未示出）。基站101与基站102和基站103进行通信。基站101还与互联网130或类似的基于IP的网络（未示出）进行通信。

基站102将（通过基站101）至互联网130的无线宽带接入提供给在基站102的覆盖范围内的第一多个移动站。第一多个移动站包括：移动站111，可位于小型企业（SB）；移动站112，可位于企业（E）；移动站113，可位于WiFi热区（HS）；移动站114，可位于第一居所（R）；移动站115，可位于第二居所（R）；移动站116，可位于移动装置（M）(例如，蜂窝电话、无线便携式计算机、无线PDA等)。

基站103将（通过基站101）至互联网130的无线宽带接入提供给在基站103的覆盖范围内的第二多个移动站。第二多个移动站包括移动站115和移动站116。在示例性实施例中，基站101至基站103可使用OFDM或OFDMA技术彼此进行通信，并与移动站站111至移动站116进行通信。

基站101可与更多或更少的基站进行通信。另外，尽管在图1中仅描述六个移动站，但是应该理解，无线网络100可将无线宽带接入提供给附加的移动站。注意到移动站115和移动站116位于覆盖区域120和覆盖区域125两者的边缘上。移动站115和移动站116的每一个与基站102和基站103进行通信，并可被认为如本领域的技术人员所知的在切换模式下进行操作。

移动站111至移动站116通过互联网130接入语音、数据、视频、视频会议和/或其他宽带服务。在示例性实施例中，移动站111至移动站116中的一个或多个可与WiFiWLAN的接入点相关联。移动站116可以是多个无线装置中的任何一个（包括支持无线的膝上型计算机、个人数据助理、笔记本、手持装置或其他支持无线的装置）。移动站114和移动站115可以是例如支持无线的个人计算机（PC）、膝上型计算机、网关或另一装置。

图2a是正交频分多址(OFDMA)发送路径的高级图。图2b是正交频分多址(OFDMA)接收路径的高级图。在图2a和图2b中，仅是为了示出和解释的目的，在基站（BS）102中实现OFDMA发送路径并在移动站（MS）116中实现OFDMA接收路径。然而，本领域的技术人员将理解，还可在BS102中实现OFDMA接收路径并可在MS116中实现OFDMA发送路径。

在BS102中的发送路径包括信道编码和调制块205、串行到并行块（S到P）块210、大小为N的快速傅立叶反变换（IFFT）块215、并行到串行（P到S）块220、添加循环前缀块225、上转换器（UC）230。在MS116中的接收路径包括下转换器（DC）255、移除循环前缀块260、串行到并行块（S到P）块265、大小为N的快速傅立叶变换（FFT）块270、并行到串行（P到S）块75、信道解码和解调块280。

图2a和图2b中的至少一些组件可以以软件来实现，而其他组件可以以可配置的硬件或软件和可配置的硬件的混合来实现。具体地讲，注意在此公开文档中描述的FFT块和IFFT块可被实现为可配置的软件算法，其中，可根据实施方式修改大小N的值。

在基站102中，信道编码和调制块205接收一组信息比特，应用LDPC编码并调制（例如，QPSK、QAM）输入的比特，以产生频域调制码元的序列。串行到并行块210将串行调制的符号转换（即，解复用）为并行数据，以产生N个并行符号流，其中，N是在BS102和MS116中使用的IFFT/FFT大小。其后，大小为N的IFFT块215对N个并行符号流执行IFFT操作以产生时域输出信号。并行到串行块220转换（即，解复用）来自大小为N的IFFT块215的并行时域输出信号以产生串行时域信号。其后，添加循环前缀块225将循环前缀插入到时域信号。最后，上转换器230将添加循环前缀块225的输出调制（即，上转换）为RF频率，以通过无线信道进行发送。信号还可在转换为RF频率之前在基带中被过滤。

发送的RF信号在通过无线信道之后到达MS116，并与BS102的操作相反的操作被执行。下转转器255将接收的信号下转换为基带频率，并且移除循环前缀块260移除循环前缀以产生串行时域基带信号。串行到并行块265将时域基带信号转换为并行时域信号。其后，大小为N的FFT块270执行FFT算法以产生N个并行频频域信号。并行到串行块275将并行频域信号转换为调制的数据符号的序列。信道解码和解调块280对调制的符号进行解调和解码（即，执行LDPC解码）以恢复原始输入的数据流。

基站101至基站103中的每一个可实现类似于在下行链路中发送到移动站111至移动站116的发送路径，并可实现类似于在上行链路中从移动站111至移动站116接收的接收路径。类似地，移动站111至移动站116中的每一个可实现与用于在上行链路中发送到基站101至基站103的架构相似的发送路径，并可实现与用于在下行链路中从基站101至基站103接收的架构相似的接收路径。

信道解码和解调块280对接收的数据进行解码。信道解码和解调块280包括配置为执行低密度奇偶校验解码操作的解码器。在一些实施例中，信道解码和解调块280包括一个或多个基于上下文运算的可重构指令集处理器（CRISP），诸如在以下一个或多个文件中描述的CRISP处理器，所有这些文件通过引用包含于本申请中，就像在这里被充分阐述那样，所述文件包括：2005年5月6日提交的标题为“Context-BasedOperationReconfigurableInstructionSecProcessorAndMethodofOperation”的第11/123313号申请；2005年6月1日提交的标题为“MultiStandardSDRArchitectureUsingContext-BasedOperationReconfigurableInstructionSecProcessor”的第7769912号专利；2009年7月27日发布的标题为“CorrelationArchitectureForUseInSoftware-DefinedRadioSystems”的第7483933号专利；2006年9月13日提交的标题为“TurboCodeDecoderArchitectureForUseInSoftware-DefinedRadioSystems”的第11/225479号申请；2006年8月9日提交的标题为“Multi-CodeCorrelationArchitectureForUseInSoftware-DefinedRadioSystems”第11/501557号申请。

图3示出根据本公开的实施例的LDPCCRISP300的顶层架构。图3中所示的LDPCCRISP300的实施例仅用于说明。在不脱离此公开的范围的情况下，可使用LDPCCRISP300的顶层架构的其他实施例。可在图2a和图2b中的信道解码和解调块280中实现LDPCCRISP300。

LDPCCRISP300包括指令解码器和地址产生器块305。在一些实施例中，指令解码器和地址产生器块305可以是可编程的有限状态机。在一些实施例中，指令解码器和地址产生器块305作为用于LDPCCRISP300及其组件的控制器进行操作。LDPCCRISP300还包括输入缓冲器块310、读取开关块315、处理器阵列320、写入开关块325和外部缓冲器块330。在一些实施例中（未具体示出），输入缓冲器块310包括外部缓冲器块330（例如，输入缓冲器块310和外部缓冲器块330可以是同一块）。

指令解码器和地址产生器块305包括用于控制LDPCCRISP300的操作的多个指令。在一些实施例中，多个指令的部分（例如，一些或所有）是可重新配置的，以改变LDPCCRISP300的操作。多个指令可被重新配置为使LDPCCRISP300执行串行V解码或串行C解码。另外，多个指令可被重新配置为使LDPCCRISP300通过洪水（flooding）技术、分层技术、和积技术或最小和技术来执行解码。多个指令还可被重新配置为改变执行的迭代数量，使得LDPCCRISP300仅执行多个迭代，或者继续执行迭代，直到发生特定事件或者经过特定时间量为止。

另外，多个指令可被重新配置为使LDPCCRISP300执行用于IEEE802.16e（在下文中，“WiMax”）、数字视频广播卫星第二代（在下文中，“DVB-S2”）和高级国际移动通信（在下文中，“IMT-高级”或“4G”）中的任意一个或多个的解码。LDPCCRISP300可被应用于包含LDPC解码算法的任何系统（包括但不限于CDMA、OFDMA、WiMax、第三代（3G）和4G系统）。另外，多个指令可被重新配置为使LDPCCRISP300改变在解码操作中使用的LDPCCRISP解码单元的数量。指令解码器和地址产生器块305还被配置为存储H矩阵(下面针对图5a和图5b进行讨论)。

输入缓冲器块310被配置为接收数据（例如，码字或符号）。输入缓冲器块310包括用于存储接收的数据的多个存储块。在一些实施例中，输入缓冲器块310可包括用于存储接收的数据的24个存储块。

读取开关从指令解码器和地址产生器块305读取H矩阵。读取开关315还从输入缓冲器块310读取接收的数据。读取开关315使用H矩阵来确定从输入缓冲器块310中的哪里读取数据。读取开关315被配置为将Z因子右移复用（MUX）操作应用到从输入缓冲器块310读取的接收的数据。Z因子右移复用（MUX）操作基于从H矩阵或移位向量计算的移位数据（下面针对图5a和图5b进行讨论）。

处理器阵列320包括多个处理器元件。每个处理器元件(PE)包括多个配置为执行洪水技术、分层技术、和积技术或最小和技术的处理器。例如，处理器阵列320可配置为使用最小和技术发现最小值。此外，处理器阵列320可配置为执行用于WiMax、DVB-S2和4G中的任何一个或多个的解码。在一些实施例中，处理器阵列320包括4个处理器元件，每个处理器元件包括24个处理器。在这些实施例中，LDPCCRISP300可被引用为2/4单元LDPC解码器CRISP。

写入开关块325被配置为从处理器阵列320接收最小/下一最小选择与求和。写入开关块325还被配置为将Z因数左移MUX操作应用到从处理器阵列320接收的最小/下一最小选择与求和，以产生一组输出外部数据。另外，写入开关块325被配置为将写入开关块325的输出外部数据写入到外部缓冲器块330。例如，写入开关325被配置为使用H矩阵来反转通过读取开关315执行的操作。

外部缓冲器块330被配置为将输出外部数据存储在多个存储单元中。在一些实施例中，外部缓冲器块330包括24个存储单元。外部缓冲器块330还被连接到读取开关315，使得读取开关315可读取输出外部数据（在下文中也被称为“外部输出”）。

因此，LDPCCRISP300能够执行接收的数据的多次迭代。LDPCCRISP300可操作以读取输入数据，并将解码处理应用到输入的数据以输出外部数据。此后，LDPCCRISP300使用来自前一解码处理的外部数据作为下一解码处理的输入，执行解码处理的一个或多个迭代。为此，输入数据仅被使用一次，此后，LDPCCRISP300产生用于后续的迭代的外部数据。

LDPCCRISP300可被配置为执行迭代，直到发生停止事件为止。例如，LDPCCRISP300可被配置为执行特定次数的迭代。另外，LDPCCRISP300可被配置为执行迭代，直到外部数据达到特定值（例如，收敛点）为止。另外，LDPCCRISP300可被配置为执行迭代，直到最高有效位（MSB）输出针对若干连续迭代未改变为止。

LDPC码是具有稀疏奇偶校验矩阵（H）特征的线性码。H矩阵具有二进制1比特的密度低。H的稀疏度产出大的d_min，并降低解码复杂度。由等式1来表示示例性H矩阵： $H=\left[\begin{array}{cccccccccc}1& 1& 1& 1& 0& 1& 0& 1& 0& 1\\ 1& 0& 1& 1& 0& 0& 1& 1& 1& 1\\ 0& 1& 0& 1& 0& 0& 0& 1& 0& 0\\ 1& 0& 0& 0& 1& 0& 1& 1& 1& 1\\ 0& 0& 1& 1& 1& 0& 1& 0& 1& 0\end{array}\right]$ [等式1]

如果每行具有相同的权重（Wr）并且每列具有相同的权重（Wc），则LDPC码是规则的。由（Wc、Wr）-规则来指示规则的LDPC码。否则，LDPC码是不规则的。规则码更易于实现和分析。另外，规则码具有较低的误码平台。然而，不规则码比规则码更接近于容量（capacity）。

图4示出与根据本公开的实施例的与奇偶校验矩阵相应的Tanner图400。图4中所示的Tanner图的实施例仅用于说明。在不脱离本公开的范围的情况下可使用Tanner图400的其他实施例。

Tanner图是二分图。在二分图中，节点被分离为两个可区分的组，边仅连接两个不同类型的节点。在Tanner图中的两个类型的节点被称为变量节点（在下文中，“v节点”）和校验节点（在下文中，“c节点”）。

V节点与码字的比特相应，或等同地与奇偶校验H矩阵的列相应。存在n个v节点。V节点还被称为“比特节点”。C节点与奇偶校验等式相应，或等同地与奇偶校验H矩阵的行相应。至少存在m=n-k个c节点。

Tanner图400与由等式1所示的奇偶校验H矩阵相应。Tanner图400包括5个c节点（校验比特的数量）和10个v节点（码字中比特的数量）。如果H矩阵的元素h_ij是二进制1，则c节点f_i被连接到v节点c_j。例如，c节点f_i连接c₀、c₁、c₂、c₃、c₅、c₇和c₉。f₀与c₀之间的连接与h₀₀相应；f₀与c₂之间的连接与h₀₁相应等。因此，与f₀的连接与进一步在图2a和图2b中示出的H矩阵中的第一行相应。 ${\stackrel{\→}{H}}_0=\left[\begin{array}{cccccccccc}1& 1& 1& 1& 0& 1& 0& 1& 0& 1\end{array}\right]$ [等式2]

节点的度是与节点连接的边（例如，连接）的数量。在Tanner图400中，循环是闭合其本身的可区分的边的路径的总长度。从c1→f2→c2→f0→c1的路径是短循环的示例。由于短循环对解码性能有不利的影响，所以应避免短循环。短循环在H矩阵中通过具有两个重叠的列来体现其本身。

在一些实施例中，LDPCCRISP300使用和积处理来对LDPC码进行解码。在一些这种实施例中，执行硬判决解码。在其他这种实施例中，执行软判决解码。在附加和可选择的实施例中，LDPCCRISP300使用最小和处理。

LDPCCRISP300被配置为使用多个传输标准（包括但不限于WiMax、DVB-S2和4G）的通用解码器。LDPC被配置为使用多个率码（包括但不限于1/2码率、5/8码率、3/4码率和13/16码率）。

图5a示出根据传统的LDPC解码器的一个实施例的1/2码率500。图5a中所示的1/2码率500的实施例仅用于说明。在不脱离本公开的范围的情况下，可使用1/2码率500的其他实施例。

在一些实施例中，可根据1/2码率500配置存储在接收路径（例如，存储在信道解码器和解调器280）中的奇偶校验H矩阵。1/2码率500是表示每帧576比特的传输的576×288矩阵。在1/2码率500中，第一个12列505表示系统（或数据）比特，而第二个12列510表示奇偶（或冗余）比特。每个比特是表示24×24矩阵的位置比特。Z因子限定每个矩阵的比特的数量。例如，Z因子可以是24。为此，在1/2码率500中，传输中的每个帧包括288个系统比特和288个校验比特。-1值表示零矩阵。因此，“-1”值指示在计算中没有使用位置。剩余的值（即，除-1之外）是表示矩阵的位置值。例如，由在h₀₁515中发现的位置值94表示的矩阵除以4并向下取整得到23。其后，单位矩阵被平移23次。

图5b示出根据传统的LDPC解码器的一个实施例的5/6码率550。图5b中所示的5/6码率550的实施例仅用于说明。在不脱离本公开的范围的情况下，可使用5/6码率550的其他实施例。

在一些实施例中，可根据5/6码率550配置奇偶校验H矩阵。5/6码率550表示每帧576比特的传输的576×288矩阵。在5/6码550率中，第一个20列555表示系统（数据）比特，而最后4列560表示奇偶（冗余）比特。为此，当使用5/6码率550时，传输中的每个帧包括480个系统比特和96个奇偶比特。-1值表示零24×24矩阵。因此，-1值指示比特没有被使用。剩余的值（除-1之外）是表示矩阵的位置值。例如，由在h₀₁565中发现的位置值25表示的矩阵除以4并向下取整得到6。其后，单位矩阵被平移六次。

在一些实施例中，4GH矩阵包括两个向量。在这种实施例中，第一向量仅包括位置值，而第二向量包括平移值。例如，由等式3来示出H矩阵500的第一行的位置向量。

H₀＝[12891213][等式3]

在图3中所示的向量H₀中的每个值表示行0的非零（例如，不是“-1”）列位置。另外，由等式4来示出包含H矩阵500的平移值的第二向量（这里被引用为H_s0）: $H_{s0}=\left[\begin{array}{cccccc}\frac{94}{4}& \frac{73}{4}& \frac{55}{4}& \frac{83}{4}& \frac{7}{4}& \frac{0}{4}\end{array}\right]$ [等式4]

为了求解分数，等式4可被写为等式5。

H_s0＝[2318132010][等式5]

图6示出根据洪水方法的执行解码的示例性LDPC解码器CRISP600的详细的框图。图6中所示的v序列LDPCCRISP600的实施例仅用于说明。在不脱离本公开的范围的情况下，可使用LDPCCRISP600的其他实施例。在图6中，应假设对总共N=672个比特执行解码操作。因此，对于1/2码率解码，存在336个系统比特和336个奇偶比特。对于Z=42，336个系统比特被分割为8个均为42个数据比特的块，336个奇偶比特被分割为8个均为42个奇偶比特的块。

LDPCCRISP600包括输入缓冲器，其中，所述输入缓冲器包括多个单独的存储单元605。单独的存储单元605是多个分离并可区分的存储装置，当出现剩余的存储单元605时，每个存储单元605能够接收用于独立的数据写入操作的数据。在一示例性实施例中，LDPCCRISP600包括16个存储单元605a至存储单元605p。将理解，示出16个存储单元仅仅是示例性的，多个存储单元605可包括任何数量的存储单元。存储单元605a至存储单元605p被配置为存储通过接收路径接收的数据。为此，LDPCCRISP600被配置为同时读取16个数据（与仅使用一个存储单元时一次只读取一个数据相反）。

例如，每个存储单元605可从图2b中的接收路径接收数据样本（例如，8个软比特）。在这种示例中，当存储单元605a接收数据时，存储单元605a在时间t₀接收系统数据样本0至41。类似地，存储单元605b将在所述时间t₀接收数据样本42至83等。最终，存储单元605p将在所述时间t₀接收数据样本629至671。因此，存储单元605a至存储单元605p同时接收（336）个数据（系统或奇偶）样本。

LDPCCRISP600还包括外部/行减法器块610。外部/行减法器块610被配置为通过写入开关640移除存储在存储体中的至少一部分外部数据。外部/行减法器块610具有16个输入通道和16个输出通道，其中，每一个输入通道对应存储单元605a至存储单元605p中的每一个。

LDPCCRISP600还包括1对1的读取开关615。读取开关615从每行16个输入/外部数据选择并排列N个变量输入。N与在处理器阵列625中进行操作的处理器元件（例如，处理器）的数量相应。

LDPCCRISP600包括Z因子右移MUX块620。Z因子右移MUX块620被配置为将Z因子右移MUX操作应用于接收的从存储体605读取（通过块610和块615）的数据。在选择N个输入/外部输出之后，Z因子右移MUX块620基于H矩阵排列（即，Z平移）N个输入/外部输出。

例如，Z因子平移根据H矩阵500被应用于在每个存储单元605中的数据。在这种示例中，由于每个位置值与42×42矩阵（例如，42个数据样本）相应，因此基于H矩阵中发现的位置值处理在每个存储单元605中的所有42个数据样本。因此，基于H矩阵平移在存储单元605a至605p中的所有数据。

最小检测块625包括配置为执行洪水技术、和积技术或最小和技术的多个处理器。最小检测块625可包括与图3中的处理器阵列相似的结构和功能。例如，最小检测块625可被配置为使用最小和技术来发现最小值。另外，最小检测块625被配置为执行用于WiMax、DVB-S2和4G中的任何一个或多个的解码。最小检测块625中的每个处理器被配置为应用如由H矩阵所表示的不同的等式。在一些实施例中，处理器阵列包括16个处理器。在一些附加和可选择的实施例中，最小检测块625包括具有42个处理器的单个单元。

最小检测块625中的每个处理器元件被配置为从存储单元605a至存储单元605p中的每一个进行读取，使得同时使用不同等式处理存储在存储单元605a至存储单元605p之一中的所有数据。

最小检测块625取决于每个循环处理的z因子列的数量。在一些实施例中，最小检测块625被配置为输出分别与最小比特值和第二最小比特值相应的最小（Min）值和下一最小（NextMin）值。最小检测块625在一个或多个寄存器中存储最小值和下一最小值。一个或多个寄存器被包括在最小检测块625中。

LDPCCRISP600包括选择与求和块630。在一些实施例中，LDPCCRISP600包括第一选择与求和块630a和第二选择与求和块630b。每个选择与求和块630被配置为执行最小/下一最小选择与求和操作。在一些实施例中，第一选择与求和块630a被配置为对第一校验节点执行最小/下一最小选择与求和操作，而第二选择与求和块630b被配置为对第二校验节点执行最小/下一最小选择与求和操作。

LDPCCRISP600包括多个Z因子左移MUX块635。在一些实施例中，LDPCCRISP600包括第一Z因子左移MUX块635a和第二Z因子左移MUX块635b。多个Z因子左移MUX块635a、635b中的每一个被配置为接收最小/下一最小选择与求和，并将Z因子左移MUX操作应用到接收的最小/下一最小选择与求和。

LDPCCRISP600被配置为产生一组输出数据（例如，外部输出）。多个写入开关块640中的每一个被配置为将Z因子左移MUX块635的输出数据写入到多个外部存储单元645和多个存储体605中的至少一个。在一些实施例中，第一写入开关640a被配置为将输出数据写入到多个外部存储单元645，而第二写入开关640b被配置为将输出数据写入到多个存储单元605。

图7示出根据本公开的原理的执行分层解码的示例性LDPC解码器CRISP700的详细框图。传统的分层解码方法每次对H矩阵的一行进行操作。来自一行的解码的信息用于随后的行的解码。然而，改进的分层解码方法和传统的分层解码方法不同之处在于：可同时对两行进行解码，只要矩阵的两个选择的行中的列元素是互斥或非重叠的（即，不同时使用来自同一列的元素）。

图8可用于示出此构思。图8描述1/2码率的H矩阵。H矩阵的第一行和H矩阵的第三行是互斥或非重叠的。回顾H矩阵中的-1元指示H矩阵中的相应的元不用于对系统比特和奇偶比特解码。对于不是-1的H矩阵的第一行中的每个列元素，H矩阵的第三行中的相应的列元素是-1（不被使用）。类似地，对于不是-1的H矩阵的第三行中的每个列元素，H矩阵的第一行中的相应列元素是-1（不被使用）。

更具体地讲，第一行中的第一列值（=40）、第三列值（=38）、第五列值（=13）、第七列值（=5）、第九列值（=18）全部与第三行的第一、第三、第五、第七和第九列中的-1值相应。另外，第三行中的第二列值（=36）、第四列值（=31）、第六列值（=7）、第八列值（=34）、第十列值（=10）和第十一列值（=41）全部与第一行的第二、第四、第六、第八、第十和第十一列中的-1值相应。

即使在分层解码方法中，也存在将被解码的第一行和第三行的互斥（或非重叠）的特征。类似地，图8中的H矩阵的第二行和第四行是互斥的，并可同时被解码。

在图7中，LDPCCRISP700的许多组件块与图6中的LDPCCRISP600相似。具体地讲，，LDPCCRISP700包括如LDPCCRISP600中的输入缓冲器，所述输入缓冲器包括多个单独的存储单元605a至605p。LDPCCRISP700还包括如LDPCCRISP600中的外部/行减法器块610。

然而，在图7中，1对1读取开关615被1×16对2×8读取开关715替换。读取开关715从减法器块610接收16个输入通道，但是将输出分割成两个可区分的8个通道输出，其中每一个可区分的8个通道输出对应于将被同时处理的互斥行中的每一个。

其后，并行处理两个可区分的通道。Z因子右移MUX块720a对来自减法器块715的第一组八个输出（与第一互斥矩阵行相应）执行右移。Z因子右移MUX块720b对来自减法器块715的第二组八个输出（与第二互斥矩阵行相应）执行右移。

最小检测块725包括多个处理器，所述多个处理器被配置为同时对来自MUX块720a的一组8输出信道和来自MUX块720b的另一组8输出信道执行分层解码操作。不同于最小检测块625（产生最小值和下一最小值），最小检测块725产生一对这样的值：即，用于MUX块720a的输出的最小值和下一最小值和用于MUX块720b的输出的最小值和下一最小值。基于当前处理的H矩阵行，最小检测块725可输出两组8输入（对于两个互斥行）的两个最小值（和两个相应的下一最小值）或全部16输入（对于单个行）的单个最小值（和相应的下一最小值）。

选择与求和块730a、730b、730c和730d执行与由选择与求和块630a和730b执行的操作类似的操作。然而，选择与求和块730a至730d中的每一个对8个输入通道进行操作并产生8个输出通道，而选择与求和块630a和选择与求和块630b中的每一个对16个输入通道进行操作并产生16输出通道。

类似地，Z因子左移MUX块735a、735b、735c和735d执行与由Z因子左移MUX块635a和635b执行的操作类似的操作。然而，MUX块735a至735d中的每一个对8个输入通道进行操作并产生8个输出通道，而MUX块635a和635b分别对16个输入通道进行操作并产生16个输出通道。

最后，LDPCCRISP700包括写入开关块740a和740b，其中，所述写入开关块740a和740b是反转1×16对2×8读取开关715的操作的2×8对1×16装置。写入开关块740a将输出数据写入到外部存储单元645a至645p。写入开关块740b将输出数据写入到存储单元605a至605p。

图8至图11示出根据本公开的原理的分层解码的比较优点。

图8描述1/2码率的H矩阵。在示例性实施例中，LDPCCRISP700包括16个处理元件，其中，每个处理元件每个循环处理42个数据比特或校验比特。对于图8中的1/2码率，存在4对可被独立处理的无关行（即，互斥或非重叠）（即，用于洪水的并行机器）。对于Wr=每行8个输入的最大值，每个机器每个循环可处理2行（8+8个处理元件）。

在分层操作中，P0号机器在第一循环中处理第一行和第三行（T=0）。P0号机器在第二循环中处理第二行和第四行（T=1）。P0号机器在第三循环中处理第五行和第七行（T=2）。最后，P0号机器在第四循环中处理第六行和第八行（T=3）。

在洪水操作中，在所有同一循环中，P0号机器处理第一行和第三行，P1号机器处理第二行和第四行，P2号机器处理第五行和第七行，P3号机器处理第六行和第八行。

因此，洪水是分层的四倍快，但需要四倍之多的处理元件。然而，f洪水解码比分层解码收敛慢33-50%。作为结果，洪水解码比分层解码效率低大约33%。

图9描述5/8码率的H矩阵。对于5/8码率，存在2对可被独立处理的无关行（即，互斥或非重叠）和2个相关行（即，用于洪水的4个并行机器）。对于具有Wr＜=每行8个输入的最大值的2对，每个机器可每个循环可处理2行（8+8个处理元件）。

在分层操作中，P0号机器在第一循环中处理第一行（T=0）。P0号机器在第二循环中处理第二行（T=1）。P0号机器在第三循环中处理第三行和第五行（T=2）。最后，P0号机器在第四循环中处理第四行和第六行（T=3）。

在洪水操作中，在所有同一循环中，P0号机器处理第一行，P1号机器处理第二行，P2号机器处理第三行和第五行，P3号机器处理第四行和第六行。因此，洪水是分层的四倍快，但需要四倍之多的处理元件。

再次，洪水是分层的四倍快，但需要四倍之多的处理元件。然而，洪水解码比分层解码收敛慢33-50%。作为结果，洪水解码比分层解码效率低大约33%。

图10描述3/4码率的H矩阵。对于3/4码率，存在0对可被独立处理的无关行和4个相关行（即，用于洪水的4个并行机器）。

在分层操作中，P0号机器在第一循环中处理第一行（T=0）。P0号机器编在第二循环中处理第二行（T=1）。P0号机器在第三循环中处理第三行（T=2）。最后，P0号机器在第四循环中处理第四行（T=3）。

在洪水操作中，在所有同一循环中，P0号机器处理第一行，P1号机器处理第二行，P2号机器处理第三行，P3号机器处理第四行。

因此，洪水是分层的四倍快，但需要四倍之多的处理元件。然而，洪水解码比分层解码收敛慢33-50%。作为结果，洪水解码比分层解码效率低大约33%。

图11描述13/16码率的H矩阵。对于13/16码率，存在0对可被独立处理的无关行和3个相关行（即，用于洪水的4个并行机器的最小值，以支持以上的其他码率）。

在分层操作中，P0号机器在第一循环中处理第一行（T=0）。P0号机器在第二循环中处理第二行（T=1）。P0号机器在第三循环中处理第三行（T=2）。

在洪水操作中，在所有同一循环中，P0号机器处理第一行，P1号机器处理第二行，P2号机器处理第三行。

因此，洪水是分层的四倍快，但需要四倍之多的处理元件。然而，洪水解码比分层解码收敛慢33-50%。作为结果，洪水解码比分层解码效率低大约50%。

尽管已使用示例性实施例描述本公开，但是可对本领域的技术人员建议各种改变和修改。本公开意图包含落入权利要求的范围之内的在这种改变和修改。

Claims (20)

1.一种用于无线通信装置的接收器，包括：接收路径电路，用于接收并下变换传入的射频RF信号以产生编码的接收的信号；与接收路径电路相关联的低密度奇偶校验LDPC解码器，用于对编码的接收的信号进行解码，LDPC解码器包括：

存储器，用于存储包括R个行和C个列的奇偶校验H矩阵，其中，奇偶校验H矩阵的每个元素包括平移值或-1值之一；

多个处理元件，用于执行LDPC分层解码，其中，至少一个处理元件能够用于在同一循环中处理奇偶校验H矩阵的第一行和第二行。

2.如权利要求1所述的接收器，其中，第一行的元素和第二行的元素是互斥的。

3.如权利要求1所述的接收器，其中，对于具有平移值的第一行的每个元素，在第二行的同一列中的相应元素具有-1值。

4.如权利要求3所述的接收器，其中，对于具有-1值的第一行的每个元素，在第二行的同一列中的相应元素具有平移值。

5.如权利要求1所述的接收器，其中，奇偶校验H矩阵与1/2码率相关。

6.如权利要求1所述的接收器，其中，奇偶校验H矩阵与5/8码率相关。

7.一种用于无线通信装置的解码方法，包括：

在接收装置中，接收并下变换传入的射频RF信号以产生解码的接收的信号；在低密度奇偶校验LDPC解码器中对编码的接收的信号进行解码，LDPC解码器包括存储器，所述存储器用于存储包括R个行和C个列的奇偶校验H矩阵，其中，奇偶校验H矩阵的每个元素包括平移值或-1值之一；

在能够用于执行LDPC分层解码的解码器的处理元件中，在同一循环中处理奇偶校验H矩阵的第一行和第二行。

8.如权利要求7所述的方法，其中，第一行的元素与第二行的元素是互斥的。

9.如权利要求7所述的方法，其中，对于具有平移值的第一行的每个元素，在第二行的同一列中的相应元素具有-1值。

10.如权利要求9所述的方法，其中，对于具有-1值的第一行的每个元素，在第二行的同一列中的相应元素具有平移值。

11.如权利要求7所述的方法，其中，奇偶校验H矩阵与1/2码率相关。

12.如权利要求7所述的方法，其中，奇偶校验H矩阵与5/8码率相关。

13.一种用于无线网络的能够与无线网络的至少一个基站进行通信的移动站，所述移动站包括：

接收路径电路，用于接收并下变换由至少一个基站发送的传入的射频RF信号以产生解码的接收的信号；

与接收路径电路相关联的低密度奇偶校验LDPC解码器，用于对编码的接收的信号进行解码，LDPC解码器包括：

存储器，用于存储包括R个行和C个列的奇偶校验H矩阵，其中，奇偶校验H矩阵的每个元素包括平移值或-1值之一；

多个处理元件，用于执行LDPC分层解码，其中，至少一个处理元件能够用于在同一循环中处理奇偶校验H矩阵的第一行和第二行。

14.如权利要求13所述的移动站，其中，第一行的元素和第二行的元素是互斥的。

15.如权利要求13所述的移动站，其中，对于具有平移值的第一行的每个元素，在第二行的同一列中的相应元素具有-1值。

16.如权利要求15所述的移动站，其中，对于具有-1值的第一行的每个元素，在第二行的同一列中的相应元素具有平移值。

17.如权利要求13所述的移动站，其中，奇偶校验H矩阵与1/2码率相关。

18.如权利要求13所述的移动站，其中，奇偶校验H矩阵与5/8码率相关。

19.如权利要求13所述的移动站，其中，接收路径包括正交频分多址(OFDMA)接收路径。

20.如权利要求13所述的移动站，其中，移动站根据1.0WiGig规范进行操作。