CN102932489B - 多通道arinc429总线接口 - Google Patents
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Abstract
本发明提出的一种多通道ARINC429总线接口，包括，收发ARINC429总线接口模块数据的DSP处理器模块和总线驱动模块，ARINC429总线接口模块具有2个通道控制器，一个提供4路发送通道数据路径的发送通道控制器、一个提供8路接收通道数据路径的接收通道控制器，DSP处理器模块发送数据时，首先由发送通道控制器写入待发送的数据和命令信息，选择发送通道号和设置发送速率，在FPGA内部对数据进行处理和组包，在时序控制下，将组包后的并行数据转换成串行数字信号，送入总线驱动模块，经总线驱动模块内置的驱动电路总线缓冲、电压比较和波形成形，将数字信号转换成符合ARINC429总线电平的模拟信号，发送到预设的发送通道。
Description
技术领域
本发明涉及一种广泛应用于航空电子设备间信息交换和传输的多通道ARINC429总线接口IPCore模块。
背景技术
随着现代航空电子的技术发展，航电系统内部设备间要传输大量信息，而各设备制造商间接口规范、电气指标不统一，造成了许多互联互通的矛盾和冲突。为了解决该问题，由美国各航空电子设备制造商、飞机制造商等机构联合成立的航空无线电公司，制定了用于航空电子系统通信的工业标准--ARINC429规范。该规范忽略了不同厂家间接口的复杂性，规定了统一的互联接口技术指标、电器性能和接插件形式，为设备互联提供了统一的平台。ARICN429总线为串行总线，采用差分双绞电缆传输信号，传输电压范围在12V±1V，最高传输速率可达到100K Bit/s，工作方式为双极性归零模式，传输距离较远，目前国内航空领域多采用ARICN429总线实现设备和系统间数据交换。
现有ARICN429总线接口模块主要存在以下三个方面的不足之处：
一是通信速率不可变。某些国内大型机载平台，要求航电设备的总线传输速率根据系统要求可调整。而国内多数ARICN429总线接口模块采用单片机和协议芯片方案，若要改变总线传输速率，需要改变模块的晶振频率，涉及到模块硬件的改动，兼容性和可维护性不强。
二抗干扰能力较弱。机载设备工作环境复杂，各设备间容易产生电磁干扰。ARINC429总线数据传输易受到电磁干扰而导致电平出现毛刺、畸变等现象，采样判决中如果仅ARINC429电平信号进行单次采样，结果易被干扰而产生错误的判决。这要求ARICN429总线有足够的鲁棒性，能够防止突发性电平畸变和毛刺对数据判决的影响，而现有ARICN429接口模块由于其硬件结构固定、采样方法单一，不能有效防止电磁干扰带来的错误判决。
三是通道单一。随着航电系统的发展设备间交换数据量越来越大，传统的单一数据通道已无法满足要求，需研制具有多个收发通道的接口模块，且收发通道间可灵活组合配对。
目前国内采用现有ARICN429总线接口都存在进一步的技术升级和功能扩展的需要，均要求通信速率可变，并进一步降低误码率，减小模块体积，提高系统的鲁棒性和兼容性。
发明内容
本发明的任务是提供一种基于FPGA实现多通道ARINC429总线接口，较传统的429总线接口，它具有多通道、参数可配置、多速率选择、低误码、高容错等特点，特别是能够满足航空电子设备间数据通信要求的多通道ARINC429总线接口。
本发明的目的可以通过以下措施来达到：一种多通道ARINC429总线接口，包括，收发ARINC429总线接口模块数据的DSP处理器模块和总线驱动模块，其特征在于，ARINC429总线接口模块基于FPGA实现，DSP处理器模块采用高速数字信号处理芯片作为主控芯片，完成与ARINC429总线接口间数据收发控制和通道参数配置，ARINC429总线接口模块具有2个通道控制器，一个提供4路发送通道数据路径的发送通道控制器、一个提供8路接收通道数据路径的接收通道控制器，DSP处理器模块发送数据时，首先由发送通道控制器写入待发送的数据和命令信息，选择发送通道号和设置发送速率，在FPGA内部对数据进行处理和组包，在精确时序控制下，将组包后的并行数据转换成串行数字信号，送入总线驱动模块，经总线驱动模块内置的驱动电路总线缓冲、电压比较和波形成形，将数字信号转换成符合ARINC429总线电平的模拟信号，发送到预设的发送通道。DSP处理器模块接收数据过程为以上发送过程的逆过程。
本发明的有益效果是：
本发明根据综合化航空电子设备互联互通要求，在ARINC429总线接口模块中设至少4路数据发送通道的发送通道控制器和至少8路数据接收通道的接收通道控制器，实现了多个发送、接收通道间自由匹配，发送/接收通道控制器可以任意选择数据收发通路，大大增加了通信系统的灵活性和可配置性。DSP处理器以中断方式接收接口模块传来的数据，保证了接收的实时性和可靠性。
本发明依据ARINC429通信协议规范设置了发送/接收通道控制寄存器，实现了收发通道的参数化配置。通过命令字可配置数据的奇/偶校验模式，选择总线传输速率(100K/12.5K)，通道开关控制等命令，以满足不同接收端对ARINC429总线数据要求，提高了系统的兼容性和可扩展性。
本发明充分利用FPGA的高数据吞吐率、大存储空间，对基于FPGA实现的ARINC429总线接口模块收发数据进行缓存，减小了总线数据的丢包率。电平采样引入多次采样判决机制，总线接口模块在晶振输出的精确时钟控制下，在FPGA内部采用宽度为5个时钟周期的滑动判决窗口，对接收到的ARINC429比特电平进行采样判决，避免了单次采样的不确定性，经过实验验证该方法能够降低由电磁干扰而引起的传输误码率。
本发明设计的ARINC429总线接口可以推广应用到使用ARINC429总线的航空电子、航天电子、汽车电子以及工业控制等场合。
附图说明
下面结合附图对本发明专利进一步说明。
图1是本发明多通道ARINC429总线接口的物理组成示意图。
图2是本发明ARINC429总线电平采样判决图。
图3是本发明多通道ARINC429总线接口FPGA数据处理框图。
图4是本发明多通道ARINC429总线接口数据收发流程图。
具体实施方式
参阅图1。在以下描述的一个最佳实施例中，多通道ARINC429总线接口，包括，DSP处理器模块、ARINC429总线接口模块和总线驱动模块。DSP处理器模块采用高速数字信号处理芯片作为主控芯片，完成与ARINC429总线接口间数据收发控制、通道参数配置等功能。
ARINC429总线接口模块完成总线收发通道选择和配置，设置的发送通道控制器和接收通道控制器包括4路数据发送通道、8路数据接收通道，且可通过参数配置收发通路的特性。也就是说ARINC429总线接口模块具有2个通道控制器，提供数据路径的4个发送通道、8个接收通道，通道控制器来配置各通道参数，如设置通道号、通道开/断状态、奇偶校验模式、数据传输速率等。DSP处理器模块发送数据时，首先由发送通道控制器写入待发送的数据和命令信息，选择发送通道号和设置发送速率，在FPGA内部对数据进行处理和组包，然后在严格时序控制下，将组包后的并行数据转换成串行数字信号，输出的串行数字信号送入总线驱动模块，经总线驱动模块内置的驱动电路总线缓冲、电压比较和波形成形，将数字信号转换成符合ARINC429总线电平的模拟信号，发送到预设的发送通道。DSP处理器模块数据接收为发送的逆过程。
总线驱动模块含有依次串联的总线缓冲电路、电压比较电路和波形成形电路，由此构成的总线驱动电路，完成数字信号与符合ARINC429总线电平的模拟信号间转换。
参阅图2。ARINC429总线接口模块在晶振输出的精确时钟控制下，在FPGA内部设置了宽度为5个时钟周期的滑动判决窗口，对接收到的ARINC429比特电平进行采样判决。图中，(a)为ARINC429总线电平信号(“1010”)，为双极性归零码，速率为100K bit/s；(b)为经电平转换后的数字信号；(c)为采样时钟信号，频率为10MHz，每个ARINC429比特电平持续100个采样时钟周期；(d)为FPGA内设置的宽度为5个采样周期的滑动判决窗口。采用滑动窗口多次采样机制，对经转换后的ARINC429总线数字信号进行采样，降低了判决的误码率。具体方法如下：通过总线驱动模块电平转换后的ARINC429信号，每个比特流持续时间是100个采样时钟周期。由于采用双极性归零码，只有前50个时钟周期包含有用信号，FPGA采样时刻选取有效电平持续时间的中间时刻点，即第25时刻点，作为第一个比特电平最佳采样点，选作为滑动窗口中心位置，以第25时刻点为中心，前后各取2个采样点组成窗口元素，在滑动窗口内对第一个比特电平连续进行5次采样，并记录下采样的结果，若结果为’1’的次数大于2次，判定该比特电平为’1’，否则判定为’0’;以此类推，后续三个电平的最佳采样点位置分别为：第125，225，325时刻点。
如图2所示，对图2(a)对电平“1010”采样，4个滑动窗口的位置分别为：[23..27],[123..127],[223..227],[323..327]。
参阅图3。FPGA数据处理包括发送数据处理和接收数据处理两部分，其中发送部分实现思路为：DSP处理器模块按先写低位再写高位顺序，向发送通路寄存器写入宽度为32Bit的待发送数据,再写入发送控制命令。DSP处理器模通过写入数据/命令信息模块将32Bit的数据发送至FPGA，FPGA设置通道参数模块在接收到数据和指令后，首先解析控制命令并按照要求设置通道控制器的发送通道号、通道开/断状态、奇偶校验模式、数据发送速率等参数，然后通过内置添加校验模块对待发送数据添加校验信息，将处理后的校验数据缓存至发送缓存模块中，再经编码模块完成数据编码，通过并串转换模块将并行数据转换为串行数据，最后在并串转换模块严格的时钟控制下，输出符合ARINC429通信协议的两路ARINC429TX±差分数字信号，输出的差分数字信号经总线驱动模块将差分数字信号转换成符合ARINC429总线电平的模拟信号，发送到预设的发送通道。
接收部分实现思路为：当来自外部ARINC429总线模拟信号到来时，先经过总线驱动模块电平转换、总线缓冲后，将ARINC429电平特性的模拟信号转换为FPGA可采样的两路ARINC429RX±差分数字信号，送到FPGA的数据接收端，FPGA接收端检测到有效数据帧到来后，按预设的总线传输速率开始接收数据，在FPGA内部完成串并转换、解码、接收缓存和处理，并在接收完一帧数据后，发送中断信号通知DSP处理器模块接收数据。具体实现方式如下：
FPGA在检测到待接收的数据和指令到来后，在晶振输出的高精度时钟控制下，采用宽度为5个时钟周期的滑动判决窗口对每个比特进行采样，通过串并转换模块将串行数据转换为并行数据，然后经解码模块对并行数据进行解码，以32个数据组成一个数据包，将数据包缓存至接收缓存模块中，通过FPGA内置的数据处理模块完成数据处理后，经中断信号模块发送中断信号，通知DSP处理器接收32Bit数据，处理器接收中断处理模块通过查询到接收到的中断信号，判断接收通道号并调用相应的中断处理程序来接收数据。
参阅图4。处理器启动后，首先运行初始化函数，配置处理器工作方式，包括设置工作频率、初始化IO口、配置中断寄存器以接收外部中断。然后进入主循环，检测收发通道状态。当判断到有待发送数据时，进入数据发送流程。首先处理器写入待发送数据和控制命令，在FPGA中解析数据，根据控制命令设置数据校验模式和发送速率，并按ARINC429协议要求进行数据编码，最后在严格时钟控制下发送数据，数据发送流程结束。
当主循环中检测到接收数据来时，进入接收流程。首先判断帧起始信号是否到来，如果未检测到帧起始信号则继续等待。当检测到帧起始信号后开始接收数据，在FPGA中完成串并转换并对数据进行组包，当一帧数据组包完成后，对该包数据进行处理并发送中断信号通知处理器。处理器在收到外部中断信号后进入中断处理函数，首先查询中断向量寄存器来确定接收通道号，然后往该接收通道写入读使能/时钟信号，再从接收寄存器读出数据并进行处理，即完成数据接收流程。
Claims (10)
1.一种多通道ARINC429总线接口，包括，ARINC429总线接口模块，收发ARINC429总线接口模块数据的DSP处理器模块和总线驱动模块，其特征在于，ARINC429总线接口模块基于FPGA实现，DSP处理器模块采用高速数字信号处理芯片作为主控芯片，完成与ARINC429总线接口模块间数据收发控制和通道参数配置，ARINC429总线接口模块具有2个通道控制器，一个是提供4路发送通道数据路径的发送通道控制器、一个是提供8路接收通道数据路径的接收通道控制器，DSP处理器模块发送数据时，首先由发送通道控制器写入待发送的数据和命令信息，选择发送通道号和设置发送速率，在FPGA内部对数据进行处理和组包，在精确时序控制下，将组包后的并行数据转换成串行数字信号，送入总线驱动模块，经总线驱动模块内置的驱动电路总线缓冲、电压比较和波形成形，将数字信号转换成符合ARINC429总线电平的模拟信号，发送到预设的发送通道。
2.如权利要求1所述的多通道ARINC429总线接口，其特征在于，总线驱动模块含有依次串联的总线缓冲电路、电压比较电路和波形成形电路，由此构成的总线驱动模块，完成数字信号与符合ARINC429总线电平的模拟信号间转换。
3.如权利要求1所述的多通道ARINC429总线接口，其特征在于，当来自外部ARINC429总线模拟信号到来时，先经过总线驱动模块电平转换和总线缓冲后，将ARINC429电平特性的模拟信号转换为FPGA可采样的两路ARINC429RX±差分数字信号，送到FPGA的数据接收端，FPGA接收端检测到有效数据帧到来后，按预设的总线传输速率开始接收数据，在FPGA内部完成串并转换、解码、接收缓存和处理，并在接收完一帧数据后，发送中断信号通知DSP处理器模块接收数据。
4.如权利要求1所述的多通道ARINC429总线接口，其特征在于，DSP处理器模块通过查询与接收通道相连的中断处理寄存器判断接收通道号，调用相应中断处理函数来接收数据。
5.如权利要求1所述的多通道ARINC429总线接口，其特征在于，DSP处理器模块按先写低位再写高位顺序，向发送通路寄存器写入宽度为32Bit的待发送数据,再写入发送控制命令。
6.如权利要求5所述的多通道ARINC429总线接口，其特征在于，DSP处理器模块通过写入数据/命令信息将32Bit的待发送数据发送至FPGA，FPGA设置通道参数模块在接收到数据/命令信息后，首先解析命令并按照要求设置通道控制器的发送通道号、通道开/断状态、奇偶校验模式和数据传输速率参数，然后通过内置添加校验模块对待发送数据添加校验信息，将处理后的校验数据缓存至发送缓存模块，再经编码模块完成数据编码，通过并串转换模块将并行数据转换为串行数据，最后在并串转换模块严格的时钟控制下，输出符合ARINC429通信协议的两路ARINC429TX±差分数字信号，输出的差分数字信号经总线驱动模块，将差分数字信号转换成符合ARINC429总线电平的模拟信号，发送到预设的发送通道。
7.如权利要求1所述的多通道ARINC429总线接口，其特征在于，ARINC429总线接口模块在晶振输出的精确时钟控制下，在FPGA内部设置了宽度为5个时钟周期的滑动判决窗口，对接收到的ARINC429比特电平进行采样判决。
8.如权利要求1所述的多通道ARINC429总线接口，其特征在于，ARINC429总线接口模块接收到数据和命令后，将待发送数据缓存至发送缓存模块中，并解析命令，根据通道控制器要求设置奇偶校验模式和数据发送速率，在FPGA内部完成添加校验、数据编码和并串转换。
9.如权利要求1所述的多通道ARINC429总线接口，其特征在于，FPGA内部采用滑动判决窗口对每个ARINC429比特电平进行采样，再通过串并转换模块将串行数据转换为并行数据，然后经解码模块对并行数据进行解码，以32个Bit数据组成一个数据包，将数据包缓存至接收缓存模块中，通过FPGA内置的数据处理模块完成数据处理后，经中断信号模块发送中断信号，通知DSP处理器模块接收32Bit数据，DSP处理器模块接收中断信号模块通过查询而接收到的中断信号，判断接收通道号并调用相应的中断处理程序来接收数据。
10.如权利要求1所述的多通道ARINC429总线接口，其特征在于，通过总线驱动模块电平转换后的ARINC429信号，每个比特流持续时间是100个时钟周期。
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| C10 | Entry into substantive examination | ||
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| GR01 | Patent grant |