CN102843126B - 用于电力负荷管理终端的防止漏计脉冲数据的电路 - Google Patents

Abstract

本发明涉及一种用于电力负荷管理终端的防止漏计脉冲数据的电路，包括脉冲输入调理电路、隔离电路、脉冲计数电路、脉冲计时电路和微控制器。该脉冲计数电路连接隔离电路，能够累计外部输入脉冲并输出脉冲计数数据。该脉冲计时电路连接隔离电路，能够在接收到外部输入脉冲后开始对外部输入脉冲进行计时，并输出脉冲时间数据。微控制器在开机启动时输出清零信号至脉冲计数电路和脉冲计时电路，以令脉冲计数电路和脉冲计时电路先于电力负荷管理终端的操作系统的启动而开始工作，并且微控制器在每一脉冲采样周期读取脉冲计数数据和所述脉冲时间数据。

Description

用于电力负荷管理终端的防止漏计脉冲数据的电路

技术领域

本发明涉及电网的电力负荷管理终端，更具体地说，是涉及一种用于电力负荷管理终端的防止漏计脉冲数据的电路。

背景技术

智能电网是08年由国家电网公司提出，并实施建设。智能电网的负控终端一般由电力公司的主站通过专网或公网通信信道，向位于各个厂矿企业的智能电网的终端发送各种命令，并应答码中提取数据。

智能电网的负控终端一般都安装于各个厂矿企业，终端的遥控输出接各企业的线路开关，分别控制生产用电和生活用电。终端接收主控站的遥控命令，控制所控线路开关的开与合，同时也采集各厂矿企业的用电数据，上报主控站，作为电力公司电网管理的依据。电力公司在用电负荷比较大时，需要控制各用电单位的用电量，确保居民用电。

智能电网的负控终端从目前来看，各企业对智能电网的终端还在研究阶段，目前还没有成熟的产品在市场上应用。在智能电网的终端应用之前，实现同样功能的类似产品是电力负荷管理终端，在此进行说明如下。

电力负荷管理终端的软件一般都采用前后台系统的方式工作，负控终端开机经过初始化后，加载应用程序，电力负荷管理终端就开始运行并采集各类数据，初始化及加载引用程序的过程非常短暂，一般只需几个毫秒就可完成，不会影响电力负荷管理终端的数据采集功能。

随着电子技术的飞速发展，特别是国家电力公司在09年提出并颁布了新的技术标准，对电力负荷管理终端的硬件和软件提出了新的技术要求。在此背景下，目前电力负荷管理终端一般都采用操作系统(例如Linux或WinCE)，对电力负荷管理终端的硬件设备及应用程序进行有序调度及管理。

电能表脉冲数据是电力公司对用户用电量考核的一种手段，也是电力公司对电网负荷管理及调配的一种必要依据。因此，无论是智能电网的终端，还是电力负荷管理终端，对脉冲数据采集都是十分必要的。脉冲数据的采集有两个要素：脉冲个数和单位时间，即单位时间内的脉冲数，终端根据这两个要素，再结合相应的算法，计算出用户的用电量。

从图1所示的原有不带操作系统的电力负荷管理终端中可以看出，原有电力负荷管理终端采用前后台系统的方式进行工作，即：开机即工作。这种工作模式因开机后对设备初始化的时间非常短暂(一般小于10mS)，不会影响到电力负荷管理终端对脉冲数据采集的准确性和完整性，在应用中也已得到了证明，这种工作模式是可行的。

但是，国家电网公司在09年颁布了新的电力负荷管理终端管理终端标准，根据新标准的要求，前后台系统工作模式越来越不适应新标准的要求，例如：新标准要求终端必须具备USB接口、终端具备以太网通信接口等等新的要求。这些新要求的提出，在原有电力负荷管理终端的方案下实施起来非常麻烦，同时，硬件成本也非常昂贵。

09年国家电网公司颁布新标准后，在电力负荷管理终端行业内，各制造厂商纷纷推出了带操作系统的电力负荷管理终端产品。这类产品的开机工作流程如图2所示。从图2可以看出，带操作系统的电力负荷管理终端从开机到应用程序运行，这段时间大约需要20-30秒钟左右的时间，也就是说在这段时间内，终端处于开机启动阶段(类似于计算机开机后的Windows操作系统加载阶段)。此时，终端的应用程序还没有运行，因此，终端不能正常采集数据，会丢失部分脉冲数据，这对电力公司来说是不允许的。

发明内容

为解决现有技术存在的问题，本发明提供一种可用于电力负荷管理终端及未来智能电网的终端的防止漏计脉冲数据的电路。

本发明为解决上述技术问题而采用的技术方案是提出用于电力负荷管理终端及未来智能电网的终端的防止漏计脉冲数据的电路，包括脉冲输入调理电路、隔离电路、脉冲计数电路、脉冲计时电路和微控制器。该脉冲计数电路连接隔离电路，能够累计外部输入脉冲并输出脉冲计数数据。该脉冲计时电路连接隔离电路，能够在接收到外部输入脉冲后开始对外部输入脉冲进行计时，并输出脉冲时间数据。微控制器在开机启动时输出清零信号至脉冲计数电路和脉冲计时电路，以令脉冲计数电路和脉冲计时电路先于电力负荷管理终端的操作系统的启动而开始工作，并且微控制器在每一脉冲采样周期读取脉冲计数数据和所述脉冲时间数据。

在本发明的一实施例中，上述的防止漏计脉冲数据的电路还包括定时器，向所述脉冲计时电路提供计时脉冲。

在本发明的一实施例中，脉冲计时电路包括D触发器和计时器，上述D触发器的CLR端接上述清零信号，上述D触发器的CLK端接上述外部输入脉冲，上述D触发器的Q端接上述计时器。

在本发明的一实施例中，上述计时器由24位计数器构成。

在本发明的一实施例中，上述计数器为16位计数器。

在本发明的一实施例中，上述微控制器每读取一次脉冲计数数据和脉冲时间数据，输出一次上述清零信号。

本发明由于采用以上技术方案，使之与现有技术相比，通过设置脉冲计数电路和脉冲计时电路并使二者在开机启动时即开始工作，可以使得带操作系统的终端在开机启动阶段也不会出现丢失脉冲或漏记脉冲的现象。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1示出不带操作系统的电力负荷管理终端的启动流程。

图2示出带操作系统的电力负荷管理终端的启动流程。

图3示出本发明一实施例的电力负荷管理终端用防止漏计脉冲数据的电路的电原理框图。

图4A-4D示出本发明一实施例的防止漏计脉冲数据的电路的各部分电路图。

图5是本发明一实施例的MCU读取脉冲计数的流程图。

图6是本发明一实施例的MCU读取脉冲计时的流程图。

具体实施方式

图3示出本发明一实施例的电力负荷管理终端用防止漏计脉冲数据的电路的电原理框图。如图3所示，电路整体上主要包括脉冲输入调理电路10、隔离电路20、脉冲计数电路30、脉冲计时电路40及MCU50。

脉冲输入调理电路10及隔离电路20是电力负荷管理终端的原有设计。外部脉冲输入后，需经过调理和隔离才能让终端所接收。设置隔离电路20的目的是防止外部干扰影响终端的正常工作。脉冲输入调理电路10的作用是对脉冲输入进行整形和电平转换。

在本发明的实施例中，在隔离电路20的输出与MCU50之间增加脉冲计数电路30及脉冲计时电路40。脉冲计数电路30可以累计外部输入脉冲的次数，输出脉冲计数数据。脉冲计时电路40可以测量外部输入脉冲的持续时间，输出脉冲时间数据。

这样，带操作系统的终端在开机启动阶段，不会出现脉冲输入漏计或丢失的现象，从而达到本发明的目的。

脉冲计数电路30可由一个或多个计数器构成。脉冲计时电路40可由触发器41和一个或多个计时器42构成。

电路的工作原理是：终端在开机启动时，脉冲计数电路30、脉冲计时电路40的数据通过“清零”信号(CLR)清除数据，清零信号的有效时间只需约为1-2uS即可。终端开机后经过一个短暂的时间(一般1-2uS)，脉冲计数电路30及脉冲计时电路40即可工作，其起始工作时间比起不带操作系统的已有方案(几个ms)还要快。

“清零”信号(CLR)经过1-2uS后，自动恢复到无效状态。此后防止漏计脉冲数据的电路进入正常工作状态。从脉冲输入调理电路10输入的脉冲信号，经过隔离电路20输入到脉冲计数电路30和脉冲计时电路40的触发器41。在此，采用上升沿或下降沿工作模式可以视隔离电路20输入脉冲模式决定，下面以脉冲计数电路30和触发器41均为上升沿触发为例进行介绍。

触发器41在终端开机时，MCU50通过“清零”信号(CLR)使得触发器41输出“Q”被清零(输出低电平)，禁止计时器42工作。当外部输入第一个脉冲时，触发器41的“CLK”端接收到脉冲的上升沿，置触发器41输出端“Q”输出高电平，允许计时器42工作。计时器42的工作分辨率(“CLK”)视终端要求的计时精度决定，一般为1ms-5ms左右，在本实施例的电路中选用1ms。计时器42在“EN”允许的情况下，“CLK”每输入一个脉冲信号进行一次累加，计时器42的位宽根据输入“CLK”的分辨率和MCU50读取数据的时间确定。

脉冲计数电路30在外部输入脉冲的上升沿累加一次数据，脉冲计数电路30的累加位宽视输入脉冲的频率和MCU50读取数据的时间确定。

在MCU50需要读取脉冲计数电路数据和脉冲计时电路数据时，通过片选信号、读信号和数据总线，分别读取脉冲计数电路30和脉冲计时电路40的数据。MCU50读取这两个数据后，终端根据特定的算法，计算出该用户的电量及实时功率。

由于采用了上述技术方案，可避免带操作系统的终端在开机启动阶段丢失脉冲数据的可能。

图4A-4D进一步示出防止漏计脉冲数据的电路的电原理图。在图4A-4D中，“[D7...D0]”、“RD”为MCU50的系统数据线及数据读取线，“CLR”为MCU50的一根IO口线，由MCU50直接控制。“CS_P_1”、“CS_P_2”、“CS_T_1”、“CS_T_2”、“CS_T_3”为MCU50读取脉冲计数数据及单位脉冲所需时间数据的片选线，这些片选信号可由MCU50的IO口线产生或由MCU50的系统地址线译码产生。由于这些信号并非本发明的重点，而且为本领域技术人员所熟知，在此不详细描述。

图4A示出根据本发明一实施例的外部脉冲输入调理电路和隔离电路。外部脉冲输入连接到D1(TLP181光电隔离器)的2P。D1的1P通过限流电阻及指示灯连接到12V电源。D1的3P(P_CLK)作为脉冲输出，供其他电路使用。D1的4P直接连接到5V电源。

外部脉冲输入端口从电气逻辑来看就是一个开关，平时该开关处于断开状态。在没有脉冲输入时，D1(光电隔离器)的初级处于关断状态，D1的3P(P_CLK)输出低电平；当有脉冲输入时，D1的初级处于导通状态，D1的3P(P_CLK)输出高电平。

图4C示出本发明一实施例的脉冲计数电路的电原理图。参照图4C所示，终端在上电时，MCU50对各电路模块输出一个CLR信号(低电平有效)，清除芯片D2、D3(74HC590是8位两进制计数器)内部寄存器的数据，强制使这些芯片内部的数据寄存器全部被清除为0。

首先，脉冲计数电路的电路连接如下：

芯片D2、D3的15P与MCU(微控制器)的数据总线D0连接。

芯片D2、D3的1P与MCU(微控制器)的数据总线D1连接。

芯片D2、D3的2P与MCU(微控制器)的数据总线D2连接。

芯片D2、D3的3P与MCU(微控制器)的数据总线D3连接。

芯片D2、D3的4P与MCU(微控制器)的数据总线D4连接。

芯片D2、D3的5P与MCU(微控制器)的数据总线D5连接。

芯片D2、D3的6P与MCU(微控制器)的数据总线D6连接。

芯片D2、D3的7P与MCU(微控制器)的数据总线D7连接。

MCU50的数据总线D0-D7为双向端口，芯片D2、D3的Q0-Q7(15P、1P、2P、3P、4P、5P、6P、7P)为三态输出。当芯片D2、D3的14P为高电平时，Q0-Q7输出为高阻状态，芯片D2、D3的14P为低电平时，Q0-Q7输出为计数器的值。

芯片D2、D3的13P与MCU50的系统读信号连接，当MCU50需要读取输出时，输出一个低脉冲信号，MCU50即可读取脉冲计数电路30的数据。RD信号平时为高电平。

芯片D2、D3的14P为片选信号线(CS_P_1、CS_P_2)，与MCU的系统地址线经过译码器(图未示)后的输出相连接。

芯片D2、D3的12P是计数器的允许计数控制端，低电平允许计数，高电平禁止计数，这里该控制引脚接地，表示不禁止计数。

芯片D2的11P是脉冲输入引脚，与外部脉冲输入P_CLK连接，接收外部脉冲，并进行计数。

芯片D3的11P是脉冲输入引脚，与D2的级联引脚RCO(9P)经过反相器(D2A)连接，组成一个16位两进制计数器。

芯片D2、D3的10P是清除引脚(Clr)，与MCU50的一根IO口线连接；MCU输出一个低电平脉冲，清除计数器的数据。

芯片D2的9P是一个级联引脚，该引脚输出后经过一个反相器(D2A)，与D3的脉冲输入连接，组成一组16位两进制计数器。

脉冲计数电路的工作原理及工作过程如下。根据输入脉冲的特性(最多200个脉冲/秒)及终端对脉冲采样周期的时间，在本实施例电路中确定脉冲计数电路为16位两进制计数器。

终端在上电时，MCU50通过CLR输出一个低电平脉冲信号到D2、D3的10脚，清除D2、D3芯片内部寄存器的数据。D2、D3的脉冲计数数据被清除后，马上可进入下一个脉冲采样周期，中间无需额外等待。此时，从外部输入一个脉冲给D2的11脚(P_CLK)时，16位计数器进行一次累加。根据终端脉冲输入的特点，外部输入脉冲是一种低速信号，每秒最多输入200个脉冲。

结合带操作系统的终端的开机时间(约25秒左右)及终端脉冲采样周期(60秒)的规定，在本发明中采用一组16位脉冲计数器，该计数器由两个8位两进制计数器D2和D3组成，最大累计65536个脉冲，最长可累计时间为327秒。

MCU50读取脉冲数据。当终端经过一次脉冲采样周期后，MCU读取脉冲计数器的数据时，如图5所示，其过程如下：

MCU通过系统地址总线经过译码器产生D2的片选信号CS_P_1(步骤51)，这表示D2计数器的输出被允许，接着MCU的产生读信号RD(步骤52)，通过数据总线D0-D7，读取16位计数器的低8位数据(D2)(步骤53)；MCU取消D2的片选信号CS_P_1(步骤54)；再重复上述几个步骤读取16位计数器的高8位数据(D3)(步骤55-58)，MCU读取计数器的数据之后，MCU产生一个CLR信号，清除前一次采样值，并开始新的一次采样周期(步骤59)。

综上所述，本实施例的脉冲计数电路，在开机启动阶段脉冲计数电路就已经开始工作，不会出现丢失脉冲的现象。

图4D示出本发明一实施例的脉冲计时电路的电原理图。参照图4D所示，终端在上电时，MCU50对脉冲计时电路40输出一个CLR信号(低电平有效)，清除芯片D12、D13及D17(74HC590是8位两进制计数器)内部寄存器的数据，强制迫使这些芯片内部的数据寄存器全部为0。

首先说明脉冲计时电路40的电路连接如下：

芯片D12、D13、D17的15P与MCU(微控制器)的数据总线D0连接。

芯片D12、D13、D17的1P与MCU(微控制器)的数据总线D1连接。

芯片D12、D13、D17的2P与MCU(微控制器)的数据总线D2连接。

芯片D12、D13、D17的3P与MCU(微控制器)的数据总线D3连接。

芯片D12、D13、D17与MCU(微控制器)的数据总线D4连接。

芯片D12、D13、D17与MCU(微控制器)的数据总线D5连接。

芯片D12、D13、D17的6P与MCU(微控制器)的数据总线D6连接。

芯片D12、D13、D17的7P与MCU(微控制器)的数据总线D7连接。

MCU50的数据总线D0-D7为双向端口，芯片D12、D13、D17的Q0-Q7(15P、1P、2P、3P、4P、5P、6P、7P)为三态输出。当芯片D12、D13、D17的14P为高电平时，Q0-Q7输出为高阻状态，芯片D12、D13、D17的14P为低电平时，Q0-Q7输出为计数器的值。

芯片D12、D13、D17的13P与MCU50的系统读信号连接，当MCU50需要读取输出时，输出一个低脉冲信号，平时该信号为高电平。

芯片D12、D13、D17的14P为片选信号线(CS_T_1、CS_T_2、CS_T_3)，与微控制器的地址线经过译码器(图未示出)后的输出相连接。

芯片D12、D13、D17的12P是计数器的允许计数控制端，低电平允许计数，高电平禁止计数，接D6D的8P。

芯片D12的11P是脉冲输入引脚，与外部脉冲输入P_CLK连接，接收外部脉冲，并进行计数。

芯片D13的11P是脉冲输入引脚，与D12的级联引脚RCO(9P)经过反相器(D16A)连接，组成一个24位两进制计数器。

芯片D17的11P是脉冲输入引脚，与D13的级联引脚RCO(9P)经过反相器(D16B)连接，组成一个24位两进制计数器。

芯片D12、D13、D17的10P是清除引脚(Clr)，与MCU的一根IO口线连接；MCU输出一个低电平脉冲，清除计数器的数据。

芯片D12的9P是一个级联引脚，该引脚输出后经过一个反相器(D16A)，与D13的脉冲输入连接，组成一组24位两进制计数器。

芯片D13的9P是一个级联引脚，该引脚输出后经过一个反相器(D16B)，与D17的脉冲输入连接，组成一组24位两进制计数器。

芯片D21A(D触发器)的1P接清除引脚(Clr)，与MCU的一根IO口线连接；MCU输出一个低电平脉冲，清除D触发器6P(Q端)的输出。

芯片D21A(D触发器)的2P(D端)、4P(SET端)接电源。

芯片D21A(D触发器)的3P(CLK)接外部脉冲P_CLK，表示接收外部脉冲的触发。

脉冲计时部分工作原理及工作过程如下。为了对外部脉冲的时间进行精确计时，终端内部有一个1ms定时器60，产生1KHz的频率提供给脉冲计时电路40(P_1ms)。根据终端采样周期的时间，在本实施例中确定脉冲计时电路为24位两进制计数器。

为了对外部脉冲的持续时间进行精确计时，本实施例电路设置了一个D触发器41(D21A)，D触发器的电路请参照图4B所示。

触发器在终端上电或MCU读取数据后产生CLR信号后，Q输出被清除(输出低电平)，禁止24位计数脉冲工作，此后在检测到外部脉冲输入的上升沿后，触发器(D21A)输出高电平，重新允许脉冲计时电路工作。

终端在上电时，MCU通过CLR输出一个低电平脉冲信号到D12、D13、D17的10脚，清除D12、D13、D17芯片内部寄存器的数据。D12、D13、D17的脉冲计时数据被清除后，马上可进入下一个采样周期。此时，脉冲计时电路处于等待状态，脉冲计时电路的D触发器等待外部输入脉冲的上升沿，在MCU输出CLR信号后的第一个外部输入脉冲的上升沿到来时，D触发器的5P输出高电平，该信号经过D6D反相器后，连接到D12、D13、D17的12P(EN_TIMER)，允许脉冲计时电路工作。

终端定时器(例如1ms定时器)输出1KHz的频率(P_1ms)给D12的11脚，24位计数器每次接收到P_1ms脉冲，进行一次累加。根据终端脉冲输入的特点，外部输入脉冲是一种低速信号，每秒最多输入200个脉冲。

结合带操作系统的终端的开机时间(约25秒左右)及终端脉冲采样周期(60秒)的规定，在本发明实施例中采用如上述的24位脉冲计数器，该计数器由三个8位两进制计数器D2、D3、D17组成，最大累计16777215个脉冲，最长可累计时间为16777秒。

当终端经过一次脉冲采样周期后，MCU读取脉冲计数器的数据时，参照图6所示，其过程如下：

MCU通过系统地址总线经过译码器产生D12的片选信号CS_T_1(步骤601)，这表示D12计数器的输出被允许，接着MCU的产生读信号RD(步骤602)，通过数据总线D0-D7，读取24位计数器的低8位数据(D12)(步骤603)；之后MCU取消D12的片选信号CS_T_1(步骤604)；再重复上述几个步骤读取24位计数器的中间8位数据(D13)(步骤605-608)；再次重复上述几个步骤读取24位计数器的高8位数据(D17)(步骤609-612)；MCU读取计数器的数据之后，MCU产生一个Clr信号，清除前一次采样值，并开始新的一次采样周期(步骤613)。

综上所述，本发明的脉冲计时电路，在开机启动阶段脉冲计时电路就已经开始工作，不会出现计时紊乱的现象。

本发明上述实施例描述的电路，可使得带操作系统的终端在开机启动阶段不会出现丢失脉冲或漏记脉冲的现象，从而可给电力公司对用电决策提供可靠的依据。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (7)

1.一种电力负荷管理终端，所述电力负荷管理终端带有操作系统，所述电力负荷管理终端包括防止漏计脉冲数据的电路，所述防止漏计脉冲数据的电路包括脉冲输入调理电路和隔离电路，其特征在于，所述防止漏计脉冲数据的电路还包括：

脉冲计数电路，连接所述隔离电路，所述脉冲计数电路对外部输入的脉冲进行累计，并输出脉冲计数数据；

脉冲计时电路，连接所述隔离电路，所述脉冲计时电路在接收到外部输入脉冲后开始对外部输入脉冲进行计时，并输出脉冲时间数据；

微控制器，在所述电力负荷管理终端开机启动时输出清零信号至所述脉冲计数电路和所述脉冲计时电路，以令所述脉冲计数电路和所述脉冲计时电路先于电力负荷管理终端的操作系统的启动而开始工作，并且所述微控制器在每一脉冲采样周期读取所述脉冲计数数据和所述脉冲时间数据。

2.如权利要求1所述的电力负荷管理终端，其特征在于，所述防止漏计脉冲数据的电路还包括定时器，向所述脉冲计时电路提供计时脉冲。

3.如权利要求1所述的电力负荷管理终端，其特征在于，所述脉冲计时电路包括D触发器和计时器，所述D触发器的CLR端接所述清零信号，所述D触发器的CLK端接所述外部输入脉冲，所述D触发器的Q端接所述计时器。

4.如权利要求3所述的电力负荷管理终端，其特征在于，所述计时器由24位计数器构成。

5.如权利要求1所述的电力负荷管理终端，其特征在于，所述脉冲计数电路包括一个或多个计数器。

6.如权利要求5所述的电力负荷管理终端，其特征在于，所述计数器为16位计数器。

7.如权利要求1所述的电力负荷管理终端，其特征在于，所述微控制器每读取一次脉冲计数数据和脉冲时间数据，则输出一次所述清零信号。