CN102819516A - 一种用于微型计算机与外围设备互联的总线结构 - Google Patents

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Abstract

本发明实施例公开了一种用于微型计算机与外围设备互联的总线结构。所述总线结构由一根时钟线SCL和N根数据线SDA组成，其中数据线的数量根据实际需要选择，且总线结构的总宽度为N+1；所有外围设备与主机CPU通过所述总线结构的N根数据线和一根时钟线相互连接。通过该总线结构就实现了N位数据的并行、双向传输，并将数据线扩展，使数据传输速率可以成倍提高。

Description

一种用于微型计算机与外围设备互联的总线结构
技术领域
本发明涉及数据传输技术领域，尤其涉及一种用于微型计算机与外围设备互联的总线结构。
背景技术
目前，用于微型计算机与外设连接的总线很多，最常见的微型计算机并行总线包括数据总线、地址总线及控制总线（读、写、使能、片选、方向指示、地址有效等）；串行总线包括I2C、SPI、USB、SATA等。
其中，I2C（Inter－Integrated Circuit，集成电路间两线互联总线）总线是常见用于CPU与外围器件的连接总线，I2C总线通过两根连接线实现数据传输，电路最为简单；同时可以挂接多个外设，外设访问按照地址不同进行区分；但现有技术中的I2C总线只能单线传送数据，传送的数据率较低。
发明内容
本发明的目的是提供一种用于微型计算机与外围设备互联的总线结构，实现了N位数据的并行、双向传输，并将数据线扩展，使数据传输速率可以成倍提高。
本发明的目的是通过以下技术方案实现的，一种用于微型计算机与外围设备互联的总线结构，
所述总线结构由一根时钟线SCL和N根数据线SDA组成，其中数据线的数量根据实际需要选择，且总线结构的总宽度为N+1，N=8或16或32。
所有外围设备与微型计算机CPU通过所述总线结构的N根数据线和一根时钟线相互连接。
所述总线结构的时序划分为：起始状态、数据传送状态、应答状态、停止状态、空闲状态。
所述起始状态是由主机CPU发起的数据传输过程的开始，其中，时钟线SCL的线路状态由高至低变化，所有数据线SDA全部为高状态，且前一个状态位空闲；
所述数据传送状态是数据传输的过程，其中，在时钟线SCL变化的一个周期内，数据发送端将数据线SDA的状态值设为发送数据的值，数据接收端根据时钟线SCL的状态接收数据；
所述应答状态是数据传输的响应过程，其中，在时钟线SCL变化的一个周期内，数据发送端将数据线SDA的状态设为三态高阻状态；并在准确应答后将N根数据线SDA设为低电平；
所述停止状态是数据传输过程的结束，其中，时钟线SCL的线路状态由低至高变化，所有N根数据线SDA全部设为高电平；
所述空闲状态是数据传输全过程完毕后的状态，其中，时钟线SCL设为高电平，N根数据线SDA全部设为高电平，且前一状态为停止状态，并在持续一段时间后，后续状态变为起始状态。
由上述本发明提供的技术方案可以看出，所述总线结构由一根时钟线SCL和N根数据线SDA组成，其中数据线的数量根据实际需要选择，且总线结构的总宽度为N+1；所有外围设备与主机CPU通过所述总线结构的N根数据线相互连接。通过该总线结构就实现了N位数据的并行、双向传输，并将数据线扩展，使数据传输速率可以成倍提高。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的用于微型计算机与外围设备互联的总线结构示意图；
图2为本发明实施例所述外围设备与主机CPU互连的结构示意图；
图3为本发明实施例所述总线结构起始状态的时序示意图；
图4为本发明实施例所述总线结构数据传送状态的时序示意图；
图5为本发明实施例所述总线结构应答状态的时序示意图；
图6为本发明实施例所述总线结构停止状态的时序示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提出一种类似于I2C的总线结构，通过总线扩展可以并行传送数据，分别支持8位、16位和32位并行数据，使数据传送速度大大提高，该总线的名称为INC（Inter N bit Connection），即互联N位总线。下面将结合附图对本发明实施例作进一步的详细描述，图1为本发明实施例提供的用于微型计算机与外围设备互联的总线结构示意图，图1中的总线结构由一根时钟线SCL（Serial Clock，串行时钟线）和N根数据线SDA（Serial Data，串行数据线）组成，其中数据线的数量根据实际需要选择，且总线结构的总宽度为N+1，N=8或16或32。
具体来说，该INC总线由一根时钟线SCL和N根数据线SDAn组成，n=0～N-1，N=8或16或32，数据线的数量根据实际需要选择；其中，SDAn为N根数据线，分别为SAD0-SDAN-1。通过时钟线SCL与数据线SDA的组合时序关系组成传输过程的不同状态，包括起始状态、数据传送状态、应答状态、停止状态和空闲状态。
所有外围设备与主机CPU通过所述总线结构的N根数据线和一根时钟线相互连接，如图2所示为本发明实施例所述外围设备与主机CPU互连的结构示意图：当所有外设与主机CPU需要通过INC总线互联时，只需将SCL及SDA0-SDAN-1这N+1根线相连接即可。
在数据传输过程中，上述总线结构的时序可以划分为：起始状态、数据传送状态、应答状态、停止状态、空闲状态，各状态具体来说：
1、起始状态（START）是由主机CPU发起的数据传输过程的开始
如图3所示为总线结构起始状态的时序示意图，其中，时钟线SCL的线路状态由高至低变化，所有数据线SDA全部为高状态，且前一个状态为空闲。
2、数据传送状态（DAT）是数据传输的过程
如图4所示为总线结构数据传送状态的时序示意图，其中，在时钟线SCL变化的一个周期内，数据发送端将数据线SDA的状态值设为发送数据的值，数据接收端根据时钟线SCL的状态接收数据。
3、应答状态（ACK）是数据传输的响应过程
如图5所示为总线结构应答状态的时序示意图，其中，在时钟线SCL变化的一个周期内，数据发送端将数据线SDA的状态设为三态高阻状态；并在准确应答后将N根数据线SDA设为低电平。
4、停止状态（STOP）是数据传输过程的结束
如图6所示为总线结构停止状态的时序示意图，其中，时钟线SCL的线路状态由低至高变化，所有N根数据线SDA全部设为高电平，且前一个状态位为应答状态。
5、空闲状态（EMPTY）是数据传输全过程完毕后的状态
其中，该状态下，时钟线SCL设为高电平，N根数据线SDA全部设为高电平，且前一状态为停止状态，并在持续一段时间后，后续状态变为起始状态。
下面以具体的数据传输过程为例来对本发明所述的总线结构工作过程进行描述：
首先以单个字节的短数据传输流程为例，具体过程如下表：
 START   CMD   ACK   DAT   ACK   Stop
从空闲状态开始，经起始状态、2个数据传送状态（其中第一个为命令CMD，用于区分地址及读或写操作，第二个为传输的数据内容），应答状态（ACK）及最后停止状态，为一个完整的数据传输流程，其中命令（CMD）的内容为：
  位定义   命令  内容
  SDA0   W/R选择  1＝读，0=写
  SDA1   =0  短数据传输
  SDA2-SDA7   ADDR  地址：0-63
数据线SDA的数量N=16时，只有SDA0-SDA7按照上表进行，SDA8-SDA15保留，内容为高，即：
  位定义   命令   内容
  SDA0   W/R选择   1＝读，0=写
  SDA1   =0   短数据传输
  SDA2-SDA7   ADDR   地址：0-63
  SDA8-SDA15   保留   内容为高电平
数据线SDA的数量N=32时，SDA8-SDA31保留，内容为高，即：
  位定义   命令   内容
  SDA0   W/R选择   1＝读，0=写
  SDA1   =0   短数据传输
  SDA2-SDA7   ADDR   地址：0-63
  SDA8-SDA31   保留   内容为高电平
再以多个数据的传输流程为例，具体过程如下表：
  START   CMD   DAT   ACK   DAT   ACK ...  DAT   ACK   Stop
与上述单个数据传输不同的是，这里多个数据传送状态DAT、应答状态ACK交替进行，至停止状态STOP发生，表示数据传输的结束。
再以长数据传输（扩展数据传输）为例，具体过程如下表：
  START   CMD1   CMD2   DAT ...  DAT   ACK   Stop
上述过程从空闲态开始，经起始状态、多个数据传送状态（其中第一个为命令CMD，第二个为长度LEN，后续为LEN个传输的数据）和应答状态ACK后，至最后停止状态STOP，为一个完整的数据传输流程，其中命令（CMD）和长度（LEN）的内容为：
N=8时，CMD定义见下表：
  位定义   命令  内容
  SDA0   W/R选择  1＝读，0=写
  SDA1   1  长数据传输
  SDA2-SDA7   ADDR  地址
长度LEN定义见下表
  SDA7-SDA7  数据传输长度LEN   LEN=1-255字节
N=16时，CMD及LEN在一个时钟周期内完成，传输流程的过程如下：
  START   CMD   DAT   DAT ...  DAT   ACK   Stop
上述过程从空闲态开始，经起始状态、多个数据传送状态（其中第一个为命令CMD及长度LEN，后续为LEN个传输的数据）和应答状态ACK后，至最后停止状态STOP，为一个完整的数据传输流程，其中命令（CMD）和长度（LEN）的内容为：
  位定义   命令  内容
  SDA0   W/R选择  1＝读，0=写
  SDA1  1   长数据传输
  SDA2-SDA7  ADDR   地址
  SDA8-SDA15  数据传输长度LEN   LEN=1-255字节
N=32时：
  位定义  命令   内容
  SDA0  W/R选择   1=读，0=写
  SDA1  1   长数据传输
  SDA2-SDA7  ADDR   地址
  SDA8-SDA15  数据传输长度LEN   LEN=1-255字节
  SDA16-SDA31  保留   内容为高电平
综上所述，本发明实施例所述结构保留了I2C的时钟线，通过将数据线扩展，使得数据传输速率可以成倍提高，同时保留继承了I2C的优点，并克服了I2C原来固有的数据传输速率低的缺点；且长数据传输方式减少了ACK的次数，进一步提高了数据传输效率。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种用于微型计算机与外围设备互联的总线结构，其特征在于，
所述总线结构由一根时钟线SCL和N根数据线SDA组成，其中数据线的数量根据实际需要选择，且总线结构的总宽度为N+1，N=8或16或32。
所有外围设备与微型计算机CPU通过所述总线结构的N根数据线和一根时钟线相互连接。
2.如权利要求1所述用于微型计算机与外围设备互联的总线结构，其特征在于，
所述总线结构的时序划分为：起始状态、数据传送状态、应答状态、停止状态、空闲状态。
3.如权利要求1所述用于微型计算机与外围设备互联的总线结构，其特征在于，
所述起始状态是由主机CPU发起的数据传输过程的开始，其中，时钟线SCL的线路状态由高至低变化，所有数据线SDA全部为高状态，且前一个状态位空闲；
所述数据传送状态是数据传输的过程，其中，在时钟线SCL变化的一个周期内，数据发送端将数据线SDA的状态值设为发送数据的值，数据接收端根据时钟线SCL的状态接收数据；
所述应答状态是数据传输的响应过程，其中，在时钟线SCL变化的一个周期内，数据发送端将数据线SDA的状态设为三态高阻状态；并在准确应答后将N根数据线SDA设为低电平；
所述停止状态是数据传输过程的结束，其中，时钟线SCL的线路状态由低至高变化，所有N根数据线SDA全部设为高电平；
所述空闲状态是数据传输全过程完毕后的状态，其中，时钟线SCL设为高电平，N根数据线SDA全部设为高电平，且前一状态为停止状态，并在持续一段时间后，后续状态变为起始状态。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104199796A (zh) * 2014-09-18 2014-12-10 歌尔声学股份有限公司 Iic通信方法以及实现iic通信的嵌入式系统
CN105279130A (zh) * 2015-10-22 2016-01-27 北方工业大学 一种对同地址的多个i2c器件进行操作的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080201507A1 (en) * 2007-02-20 2008-08-21 Gerfried Krampl Bus system and methods of operation thereof
CN101809557A (zh) * 2007-08-15 2010-08-18 Nxp股份有限公司 具有并行操作模式的i2c总线接口
CN102073611A (zh) * 2011-02-16 2011-05-25 东莞市泰斗微电子科技有限公司 一种i2c总线控制系统及方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080201507A1 (en) * 2007-02-20 2008-08-21 Gerfried Krampl Bus system and methods of operation thereof
CN101809557A (zh) * 2007-08-15 2010-08-18 Nxp股份有限公司 具有并行操作模式的i2c总线接口
CN102073611A (zh) * 2011-02-16 2011-05-25 东莞市泰斗微电子科技有限公司 一种i2c总线控制系统及方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104199796A (zh) * 2014-09-18 2014-12-10 歌尔声学股份有限公司 Iic通信方法以及实现iic通信的嵌入式系统
CN104199796B (zh) * 2014-09-18 2018-11-02 歌尔股份有限公司 Iic通信方法以及实现iic通信的嵌入式系统
CN105279130A (zh) * 2015-10-22 2016-01-27 北方工业大学 一种对同地址的多个i2c器件进行操作的方法

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