CN102778850B - 一种输入采样装置及其方法 - Google Patents

Abstract

本发明公开了一种输入采样装置及其方法，包括：系统一，系统二，一路及以上的安全输入电路，模块一、二，时钟电路。安全输入电路包括编码电路，时钟电路分别与系统一、二相连，在时钟电路输出同步信号控制下，系统二输出码序和基准时钟信号至模块一、二和编码电路，编码电路输入为外部电平输入信号和系统二的输出编码信号或前一级编码电路输出信号，编码电路与模块一相连，模块一将编码电路输出信号进行串行转并行转换后输出至系统一，同时嵌入数字签字信号。本发明采取反应故障-安全策略，对采集外部信号进行混合编码，提高了数字量输入采集和通信过程的安全可靠性，提高了系统失效识别率和安全等级，可进行快速故障识别和对危险失效进行避错。

Description

一种输入采样装置及其方法

技术领域

本发明涉及轨道交通领域的安全监控装置及其方法，尤其涉及一种应用于铁路安全监控系统的开关量信号输入采样装置及其方法，广泛应用于铁路机车、城市轨道交通、地铁等车辆列控车载设备的列车接口单元以及其他需要高安全高可靠的数字量输入系统。

背景技术

随着轨道交通的大力发展，运输的安全性日益重要，相应的就要求轨道交通控制和防护系统产品具有高安全性和高可靠性，因此在设计时就需要根据需求采取必要的安全策略，使得产品符合安全性要求，包括安全性功能要求和安全完整性等级要求。应用于铁路的实际的安全完整性等级和定量的安全性指标可分无安全性要求（包括操作功能要求）和安全性需求两部分加以考虑，如图1所示。

安全性需求分为安全性功能要求和安全完整性等级要求两个部分。安全性功能要求必须具备的与安全性相关的功能，而安全完整性要求定义了安全性相关功能所需的安全性等级。安全完整性等级要求如下表1所示：

当一个系统所需的安全性程度由子系统的组合共同完成时，系统的安全性完整性等级取决于每个子系统的安全性完整性等级。在一般情况下，它适用于所需的功能安全性程度由较低安全性程度的功能组合来完成时的情形。因此在这种情况下，系统/子系统/设备在发生任何可能的单个随机硬件故障时能够保证安全是非常必要的，即所谓的故障-安全。

现有技术方案一般是基于光耦和继电器搭建，而且未采取故障导向安全理念，也就很难做到故障快速识别和对危险失效进行避错，即系统失效识别率较低，安全完整性等级较低。

发明内容

本发明的目的是提供一种输入采样装置及其方法，该装置及其方法采取了故障导向安全策略，提高了数字量输入采集过程的安全性和可靠性，同时可以进行快速故障识别和对危险失效进行避错，提高了系统失效识别率和安全完整性等级。

本发明具体提供了一种输入采样装置的具体实施方式，包括：系统一，系统二，一路及以上的安全输入电路，模块一，模块二，时钟电路，安全输入电路包括编码电路，时钟电路分别与系统一、系统二相连，在时钟电路输出的同步信号控制下，系统二出码序和基准时钟信号至模块一、模块二和编码电路，编码电路输入为外部电平输入信号和系统二输出的编码信号或前一级编码电路的输出信号，编码电路与模块一相连，系统二与模块二相连，模块一将编码电路输出的信号进行串行转并行后输出至系统一。

作为本发明一种输入采样装置进一步的实施方式，若安全输入电路处理的是第一路安全输入电路的安全输入信号，则编码电路的输入信号1为来自系统二的CODEAM信号；否则为前一级编码电路输出的SIGNA信号；SIGNA信号包含系统二的编码信息和前一级安全输入电路输出的DCODE编码信息；安全输入电路输出的编码信号CODE包括本级SIGNA信号和外部输入电平状态信息。

作为本发明一种输入采样装置进一步的实施方式，每路的编码信号CODE和SIGNA信号在模块一中被插入数字签字信号后再转换为8位并行数据传送至系统一，系统一通过判断编码信息的时效性对故障进行识别。

作为本发明一种输入采样装置进一步的实施方式，输入采样装置的系统一采用基于Freescale的MCF5235处理器，系统二采用单片机，模块一和模块二为串行转并行模块，时钟电路、模块一和模块二均在FPGA芯片中实现。

作为本发明一种输入采样装置进一步的实施方式，系统二在时钟电路输出的同步信号Time_nt和模块二输出的N位数字签字信号Date共同作用下，输出6类不同的信号，其中信号CODECLR为 T_code时间内的一个脉冲,为系统一、模块一和编码电路提供外部基准信号；CODECLK为T_BIT时间长度的时钟信号；信号CODEAM、CODEB、CODEC均为T_code一个周期的N位编码序列；CODEDATE为N位编码后的数字签字信号。

作为本发明一种输入采样装置进一步的实施方式，本级安全输入电路的编码电路中的ACODE模块接收本级SIGNA_x信号，同时接收来自外部电平输入信号经过滤波电路，DC/AC电路和变压器后变成的正弦信号，经混合编码后输出CODE_x信号至模块一进行处理；同时DCODE模块输出SIGNA_x信号至模块一处理；信号CODE_x和信号SIGNA_x经过模块一加上数字签字信号CODEDATE后进行串行转并行转换，最后送往系统一。

作为本发明一种输入采样装置进一步的实施方式，时钟电路包括分频器、时序控制应答信号模块和时序控制模块，外部时钟信号CLK来自外部可编程时钟电路，经过分频器分频，再分别经过时序控制应答信号模块和时序控制模块产生多路时钟信号；模块一包括串行转并行模块，串行转并行模块包括串行转并行电路和锁存器，串行转并行电路的片选信号由系统一的地址译码器产生，时钟信号CLK_BIT和CLK_SIG由时钟电路产生，复位信号和系统时钟信号由系统二产生，锁存信号由系统二的地址译码器产生，串行转并行模块将串行编码按时序要求转换为8位数据总线输出，完成编码信号的采集。

本发明还提供了一种输入采样方法的具体实施方式，一种输入采样方法，包括以下步骤：

在输入采样装置检测到第一个故障暴露之后，系统或子系统或设备进入或保持在一个安全状态，系统或子系统或设备进入安全状态的时间使输入采样检测和屏蔽时间满足安全指标；

在第一个故障暴露，并且已进入安全性状态之后，进一步的故障不退出安全状态，退出所限制的安全状态在作为恢复过程的一部分的受控方式下发生；

在发生第一个故障之后整个允许的修复期内，如果进一步发生故障，系统或子系统或设备保持在安全状态，其修复期满足安全指标，设定设备退出运行而等待修复的允许时间；

一个可能直接发生危险或与进一步的故障相组合发生危险的多故障，在经输入采样装置检测后立即强制达到安全状态。

作为本发明一种输入采样方法进一步的实施方式，输入采样方法包括以下步骤：

在时钟电路输出的同步信号控制下，系统二输出码序和基准时钟信号至模块一，模块二和编码电路；

若安全输入电路处理的是第一路安全输入信号，编码电路输入信号1为CODEAM，否则为前一级编码电路输出的SIGNA信号，SIGNA信号包含系统二的编码信息和前一级安全输入电路输出的DCODE编码信息；

安全输入电路输出编码信号CODE包括本级SIGNA信号和外部输入电平状态信息，输出SIGNA信号包含系统二的编码信息和前一级安全输入电路输出的DCODE编码信息至模块一，在模块一中被插入数字签字信号后再转为8位并行数据传送至系统一，系统一通过判断编码信息的失效性对故障进行识别，在发现故障后使系统导向安全侧。

作为本发明一种输入采样方法进一步的实施方式，输入采样方法包括系统一同步过程，同步过程包括以下步骤：

当系统一初始化完成后进入主程序等待，此时时钟电路发送Time_nt的中断信号，系统一进入中断处理程序，并设置一个计数器，同时发送给时钟电路一个应答信号，将该中断信号拉高，中断返回；此后将有n个Time_t中断发生，各依次采集8位码序，同时计数器分别加n次，完成N位码序的采集，当下个Time_nt的中断发生后，若模块一判断计数器值正确，则将重复上述操作，否则导向安全侧。

通过实施本发明一种输入采样装置及其方法的具体实施方式，该装置及其方法通过采取混合采样输入技术实现了故障导向安全策略，提供了数字量输入采集过程的安全性和可靠性，同时可以进行快速故障识别和对危险失效进行避错，提高了系统失效识别率和安全完整性等级。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是铁路安全性需求和安全完整度需求的组成结构示意图；

图2是本发明输入采样装置一种具体实施方式的结构组成框图；

图3是本发明输入采样装置一种具体实施方式的硬件结构框图；

图4是本发明输入采样装置一种具体实施方式控制模块部分的硬件结构框图；

图5是本发明输入采样装置一种具体实施方式主控制模块部分的程序流程图；

图6是本发明输入采样装置一种具体实施方式时钟电路部分的结构示意图；

图7是本发明输入采样装置一种具体实施方式时钟电路部分的波形图；

图8是本发明输入采样装置一种具体实施方式串行转并行电路部分的结构示意图；

图9是本发明输入采样装置一种具体实施方式辅控制模块部分的程序流程图。

其中：1-系统一，2-系统二，3-安全输入电路，4-模块一，5-模块二，6-时钟电路，31-滤波电路，32-DC/AC电路，33-变压器，34-编码电路，41-全加器，42-串行转并行模块，44-数据总线多路选择开关，431-分频器，432-时序控制应答信号模块，433-时序控制模块，421-串行转并行电路，422-锁存器。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合相应的附图将本发明一种输入采样装置及其方法的具体实施方式介绍如下。

一种输入采样装置，包括：系统一1，系统二2，一路及以上的安全输入电路3，模块一4，模块二5，时钟电路6，安全输入电路3包括编码电路34，时钟电路6分别与系统一1，系统二2相连，在时钟电路6输出的同步信号控制下，系统二2输出码序和基准时钟信号至模块一4，模块二5和编码电路34，编码电路34输入为外部电平信号和系统二2编码信号或前一级编码电路的输出信号，编码电路34与模块一4相连，系统二2与模块二5相连，模块一4将编码电路34输出的信号进行串行转并行转换后输出至系统一1。

混合采样输入技术设计理念采用了反应故障-安全策略，即对外部输入电平信号进行混合编码，使得每路输入都有唯一特征码，保证了信号在采集和通信过程中的安全性和可靠性。混合采样输入技术主要用来采集安全性和可靠性要求高的数字量输入信号，如图2所示。

在时钟电路6输出的同步信号控制下，系统二2输出码序和基准时钟信号分别送给模块一4、模块二5和安全输入电路3的编码电路34。若安全输入电路3处理的是第一路安全输入信号，编码电路34输入信号1为来自系统二2的CODEAM信号；否则为前一级编码电路输出的SIGNA信号。这样可以看出SIGNA信号包含系统二2的编码信息和之前安全输入的DCODE编码信息，因此系统设计时系统一时只需判断最后一路安全输入电路中编码电路输出的SIGNA信号是否正常，就可以判断出相关联的模块是否正常，进而可做到故障快速识别，在发现故障后并使系统导向安全侧。

每路安全输入电路输出的CODE信号包含本级SIGNA信号和外部输入电平状态信息，系统一1可以判断外部电平信号状态。每路的编码信号CODE和SIGNA信号在模块一4中被插入数字签字信号后再转为8位并行数据传送至系统一1，因此系统一1可以判断出编码信息的失效性。同时编码的信号在通信过程也易于故障识别及相应处理。系统通过对外部电平信号混合编码后，系统一1可以根据获得的编码值就可快速判断出系统是否故障，包括外部电平采集过程和通信过程，均能做到故障识别并进行相应的处理，符合反应故障-安全策略。

本发明具体实施方式所描述的技术方案设计功能和安全性性能有如下四点：

（1）能够检测外部电平状态；

（2）通过插入数字标签，编码具有时效性；

（3）具有检错和报错的功能，保证系统的可靠性；

（4）安全输入模块间获得的编码信号具有级联关系，可锁定位置。

本发明输入采样装置采用混合采样输入技术，在具体电路设计上，系统一1基于Freescale的MCF5235处理器搭建，系统二2采用51单片机实现，同时时钟电路6、模块一4和模块二5均在Xilinx的XC3S400芯片中实现，安全输入电路3由分立器件搭建而成。

硬件框图如图3所示，一个完整码序周期时间长度为T_code,包含N位编码（N是8位数据总线位宽的整数倍），每位码序时间宽度为T bit。51单片机在FPGA输出的同步信号Time_nt和数字签字信号Date作用下，输出6种不同信号。其中信号Time_nt：T_code时间内一个脉冲,提供51单片机外部中断信号；Date信号为N位数字签字信号；CODECLK：T_BIT时间长度的时钟信号；CODECLR：T_code时间内一个脉冲信号基准信号；CODEAM、CODEB、CODEC均为T_code一个周期56位编码序列，CODEDATE与数字签字信号有关，也为56位编码信号。

如图3所示，本级安全输入电路3的编码电路34中的ACODE模块接收本级SIGNA_x信号和CODEC信号，同时接收来自外部电平输入信号经过滤波电路31，DC/AC电路32和变压器33后变成的正弦信号，每路安全输入电路输出的SIGNA_x信号和CODE_x信号输出至系统一1进行混合编码，加上数字签字信号CODEDATE后经过模块一4进行串行转并行转换，最后送往系统一1主处理器（MCF5235）。主处理器（MCF5235）获得的编码信息包含了系统状态信息（包括故障信息）、各路编码级联关系信息（各路编码位置信息）、数字签字信息（时效性）和外部电平输入状态信息，这些信息有助于系统进行故障快速识别，并进行相关的安全处理，符合反应故障-安全策略，保证系统的安全性和可靠性。

时钟电路6进一步包括分频器431、时序控制应答信号模块432和时序控制模块433，外部时钟信号CLK来自外部可编程时钟电路，经过分频器431分频，再分别经过时序控制应答信号模块432和时序控制模块433产生多路时钟信号；模块一4包括串行转并行模块42，串行转并行模块42包括串行转并行电路421和锁存器422，串行转并行电路421的片选信号由系统二2的地址译码器产生，时钟信号CLK_BIT和CLK_SIG由时钟电路6产生，复位信号和系统时钟信号由系统二2产生，锁存信号由系统二2的地址译码器产生，串行转并行模块422将串行编码按时序要求转换为8位数据总线输出，完成编码信号的采集。

本发明具体实施方式所采用的基于故障导向安全理念的输入采样装置，其混合采样输入方式能够保证单个随机硬件元器件的失效模式不会导致危险。作为本发明输入采样方法的一种具体实施方式，在输入采样装置检测到第一个故障暴露之后，系统/子系统/设备应进入或保持在一个安全状态，达到安全状态的时间必须足够短，以使相应的检测并屏蔽时间满足规定的安全性指标。在第一个故障暴露，并且已进入安全性状态之后，进一步的故障也不应退出安全状态，退出所限制的安全状态只能在作为恢复过程的一部分的受控方式下发生。在发生第一个故障之后的整个允许的修复期内，如果进一步发生故障，系统/子系统/设备应当保持在安全状态，可允许修复期应足够短，以满足规定的安全性指标。同时应规定设备退出运行而等待修复的允许时间。一个可能直接发生危险或与进一步的故障相组合发生危险的多故障（例如两重或三重故障），应当及时暴露（即检测）并且强制达到一个安全状态（即避错）。

输入采样方法进一步包括以下步骤：

在时钟电路输出的同步信号控制下，系统二输出码序和基准时钟信号至模块一，模块二和编码电路；

若安全输入电路处理的是第一路安全输入信号，编码电路输入信号1为CODEAM，否则为前一级编码电路输出的SIGNA信号，SIGNA信号包含系统二的编码信息和前一级安全输入电路输出的DCODE编码信息；

安全输入电路输出编码信号CODE包括本级SIGNA信号和外部输入电平状态信息，输出SIGNA信号包含系统二的编码信息和前一级安全输入电路输出的DCODE编码信息至模块一，在模块一中被插入数字签字信号后再转为8位并行数据传送至系统一，系统一通过判断编码信息的失效性对故障进行识别，在发现故障后使系统导向安全侧。

输入采样方法进一步包括系统一同步过程，同步过程包括以下步骤：

当系统一初始化完成后进入主程序等待，此时模块一发送Time_nt的中断信号，系统一进入中断处理程序，并设置一个计数器，同时发送给模块一一个应答信号，将该中断信号拉高，中断返回；此后将有n个Time_t中断发生，各依次采集8位码序，同时计数器分别加n次，完成N位码序的采集，当下个Time_nt的中断发生后，若模块一判断计数器值正确，则将重复上述操作，否则导向安全侧。

基于混合采样输入技术的输入采样装置软件设计包括三个部分，分别是基于MCF5235的CPU软件、FPGA软件和51单片机软件，它们间连接关系如图4所示。其中同步信号Time_nt和信号Time_t均为一个周期一个脉冲的同步信号。（Time_nt的周期时间为一个完整周期串行编码的时间宽度T_code，Time_t的周期时间=Time_nt的周期时间/ 数据总线宽度）。

其中，MCF5235的CPU软件采取模块化设计，开关量输入只能是其中一个软件模块，MCF5235与FPGA间数据交互通过系统总线，MCF5235在FPGA中操作对象都是通过类似读写外部端口方式方式进行。因为信号SIGNA和信号CODE都是N位编码，时间长度为T_code,而MCF5235采集这些码序是通过8位并行总线获取的，因此需要采集n=N/8次才能完成一个完整码序的采集，即需要两个同步信号，即Time_nt和Time_t。

其中，系统一同步过程包括：当MCF5235初始化完成后进入主程序等待，这时FPGA送过来Time_nt的中断信号（下降沿触发），MCF5235进入中断处理程序设置一个计数器，同时给FPGA一个应答信号，将该中断信号拉高，中断返回；此后将有n个Time_t中断发生，各依次采集8位码序，同时计数器分别加n次，完成N位码序的采集。当下个Time_nt中断发生后，若MCF5235判断计数器值正确将重复上述操作，否则导向安全侧。MCF5235根据这些编码信息并判断出系统状态和外部电平输入状态信息等，做出相应的处理。如图5所示是MCF5235程序执行流程图。

FPGA软件采用模块化的设计方法，各模块间并行处理。软件主要包含时钟电路和串行转并行电路两个部分。其中，时钟电路如图6所示。因为电路工作在多时钟条件下，需要FPGA内部对时钟进行严密的处理，在关键电路上进行时序控制，并采用精准时钟作为同步信号，解决多时钟混合工作带来的时偏等问题。时钟信号CLK方波（低电平0V，高电平5V，占空比为50%）来自外部可编程时钟电路，经过分频器分频，产生多个时钟信号。信号Time_t、信号Time_nt、信号CLK_BIT和信号CLK_SIG时序如图7所示。可以看出信号CLK_BIT和信号CLK_SIG为串行转并行模块提供基准时序时钟。FPGA内部串行转并行电路如图8所示。片选信号是由CPU地址线译码产生，时钟信号CLK_BIT和CLK_SIG由时钟电路产生，复位信号和系统时钟信号由系统产生，锁存信号也由地址译码器产生。该电路的功能是将串行编码按时序要求转换为8位数据总线输出，既而完成编码信号的采集。

51单片机完成56位码序串行编码和基准时钟的输出，其中信号Time_nt作为51单片机外部中断信号，定时器中断设置根据时序要求设置，外部中断优先级要高于定时器中断优先级，其设计流程图如上图9所示。基于反应故障-安全理念的采集开关量输入设计，通过较低安全性程度的模块硬件和软件的组合，构成了较高安全性程度的系统，即当一个或同时多个故障发生时，应当在足够短的时间内暴露（被系统检测到）并且钳制达到一个安全状态（采取避错手段），以完成系统要求的安全性功能和安全完整性等级要求。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种输入采样装置，其特征在于，包括：系统一（1），系统二（2），一路及以上的安全输入电路（3），模块一（4），模块二（5），时钟电路（6），安全输入电路（3）包括编码电路（34），时钟电路（6）分别与系统一（1）、系统二（2）相连，在时钟电路（6）输出的同步信号控制下，系统二（2）输出码序和基准时钟信号至模块一（4）、模块二（5）和编码电路（34），编码电路（34）的输入包括外部电平输入经过处理后的信号，所述编码电路（34）的输入还包括系统二（2）输出的编码信号或前一级编码电路的输出信号，编码电路（34）与模块一（4）相连，系统二（2）与模块二（5）相连，模块一（4）将编码电路（34）输出的信号进行串行转并行后输出至系统一（1）。

2.根据权利要求1所述的一种输入采样装置，其特征在于：若安全输入电路（3）处理的是第一路安全输入电路的安全输入信号，则编码电路（34）输入信号一为来自系统二（2）的CODEAM信号；否则为前一级编码电路输出的SIGNA信号；SIGNA信号包含系统二（2）的编码信息和前一级安全输入电路输出的DCODE编码信息；所述安全输入电路输出的编码信号CODE包括本级SIGNA信号和外部输入电平状态信息。

3.根据权利要求1或2所述的一种输入采样装置，其特征在于：所述每路的编码信号CODE和SIGNA信号在模块一（4）中被插入数字签字信号后再转换为8位并行数据传送至系统一（1），系统一（1）通过判断编码信息的时效性对故障进行识别。

4.根据权利要求3所述的一种输入采样装置，其特征在于：所述输入采样装置的系统一（1）采用基于Freescale的处理器，系统二（2）采用单片机，模块一（4）和模块二（5）为串行转并行模块，时钟电路（6）、模块一（4）和模块二（5）均在FPGA芯片中实现。

5.根据权利要求4所述的一种输入采样装置，其特征在于：所述系统二（2）在时钟电路（6）输出的同步信号Time_nt和模块二（5）输出的N位数字签字信号Date共同作用下，输出6类不同的信号，其中信号CODECLR为 T_code时间内的一个脉冲，为系统一（1）、模块一（4）和编码电路（34）提供外部基准信号；CODECLK为T_BIT时间长度的时钟信号；信号CODEAM、CODEB、CODEC均为T_code一个周期的N位编码序列；CODEDATE为N位编码后的数字签字信号。

6.根据权利要求5所述的一种输入采样装置，其特征在于：所述本级安全输入电路（3）的编码电路（34）中的ACODE模块接收本级SIGNA_x信号，同时接收来自外部电平输入信号经过滤波电路（31），DC/AC电路（32）和变压器（33）后变成的正弦信号，经过混合编码后输出CODE_x信号至模块一（4）进行处理；同时DCODE模块输出SIGNA_x信号至模块一（4）处理；信号CODE_x和信号SIGNA_x经过模块一（4）加上数字签字信号CODEDATE后进行串行转并行转换，最后送往系统一（1）。

7.根据权利要求1、2、4、5、6中任一权利要求所述的一种输入采样装置，其特征在于：所述时钟电路（6）包括分频器（431）、时序控制应答信号模块（432）和时序控制模块（433），外部时钟信号CLK来自外部可编程时钟电路，经过分频器（431）分频，再分别经过时序控制应答信号模块（432）和时序控制模块（433）产生多路时钟信号；所述模块一（4）包括串行转并行模块（42），串行转并行模块（42）包括串行转并行电路（421）和锁存器（422），串行转并行电路（421）的片选信号由系统一（1）的地址译码器产生，时钟信号CLK_BIT和CLK_SIG由时钟电路（6）产生，复位信号和系统时钟信号由系统二（2）产生，锁存信号由系统二（2）的地址译码器产生，串行转并行模块（422）将串行编码按时序要求转换为8位数据总线输出，完成编码信号的采集。

8.一种利用权利要求1所述的输入采样装置进行输入采样的方法，其特征在于，所述的输入采样方法包括以下按步骤：

在输入采样装置检测到第一个故障暴露之后，系统或子系统或设备进入或保持在一个安全状态，系统或子系统或设备进入安全状态的时间使输入采样检测和屏蔽时间满足安全指标；

在第一个故障暴露，并且已进入安全性状态之后，进一步的故障不退出安全状态，退出所限制的安全状态在作为恢复过程的一部分的受控方式下发生；

在发生第一个故障之后整个允许的修复期内，如果进一步发生故障，系统或子系统或设备保持在安全状态，其修复期满足安全指标，设定设备退出运行而等待修复的允许时间；

一个可能直接发生危险或与进一步的故障相组合发生危险的多故障，在经输入采样装置检测后立即强制达到安全状态。

9.根据权利要求8所述的一种输入采样方法，其特征在于，包括以下步骤：

在时钟电路输出的同步信号控制下，系统二输出码序和基准时钟信号至模块一，模块二和编码电路；

若安全输入电路处理的是第一路安全输入信号，编码电路输入信号一为CODEAM，否则为前一级编码电路输出的SIGNA信号，SIGNA信号包含系统二的编码信息和前一级安全输入电路输出的DCODE编码信息；

安全输入电路输出编码信号CODE包括本级SIGNA信号和外部输入电平状态信息，输出SIGNA信号包含系统二的编码信息和前一级安全输入电路输出的DCODE编码信息至模块一，在模块一中被插入数字签字信号后再转为8位并行数据传送至系统一，系统一通过判断编码信息的时效性对故障进行识别，在发现故障后使系统导向安全侧。

10.根据权利要求9所述的一种输入采样方法，其特征在于：所述输入采样方法包括系统一（1）同步过程，同步过程包括以下步骤：

当系统一初始化完成后进入主程序等待，此时时钟电路发送Time_nt的中断信号，系统一进入中断处理程序，并设置一个计数器，同时发送给时钟电路一个应答信号，将该中断信号拉高，中断返回；此后有n个Time_t中断发生，各依次采集8位码序，同时计数器分别加n次，完成N位码序的采集，当下个Time_nt的中断发生后，若模块一判断计数器值正确，则重复上述操作，否则导向安全侧。