CN102701136A - 用于mems器件的电旁路结构 - Google Patents

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Abstract

公开了包括用于互补金属氧化物半导体(CMOS)和/或微机电系统(MEMS)器件的旁路结构的装置以及这种装置的制造方法。示例性装置包括：第一衬底；第二衬底，包括MEMS器件；绝缘体，设置在第一衬底和第二衬底之间；以及电旁路结构，设置在接触所述第一衬底的一部分的绝缘体层中，其中，电旁路结构与第二衬底中的MEMS器件和第一衬底中包括的任何器件电隔离。

Description

用于MEMS器件的电旁路结构
本申请要求于2011年3月1日提交的临时美国专利申请第61/447,907号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及半导体领域，更具体地，涉及用于MEMS器件的电旁路结构。
背景技术
微机电(MEMS)器件是结合到诸如使用互补金属氧化物半导体(CMOS)制造技术制造的集成电路器件(称为CMOS器件)的集成电路器件中的机电系统。CMOS-MEMS集成(也称为单片电路集成)可以提高器件性能，使得封装越来越小，并且减小了制造成本。在CMOS-MEMS集成中，将MEMS器件集成到CMOS工艺中可以通过以下处理进行：(1)首先处理MEMS器件，之后处理集成电路器件；(2)混合MEMS和集成电路器件的处理；或者(3)首先处理集成电路器件，之后处理MEMS器件。当最后处理MEMS器件时，通常通过蚀刻设置在集成电路器件上方的MEMS器件来形成MEMS器件。蚀刻工艺期间的电荷累计会损坏集成电路器件，这是因为MEMS器件层通常在蚀刻之前已经互连至集成电路器件。因此，尽管用于CMOS-MEMS集成的现有方法一般足够用于它们预期的目的，但它们还不能在所有方面完全满足要求。
发明内容
为解决上述问题，本发明提供了一种装置，包括：第一衬底；
第二衬底，包括MEMS器件；绝缘体层，设置在第一衬底和第二衬底之间；以及电旁路结构，设置在接触第一衬底的部分的绝缘体层中，其中，电旁路结构与第二衬底中的MEMS器件和第一衬底中的任何器件电隔离。
其中，电旁路结构是延伸穿过绝缘体层并接触第一衬底的部分的导电部件。
其中，导电部件延伸穿过第二衬底。
其中，导电部件和第一衬底之间的界面形成欧姆接触。
其中，电旁路结构通过欧姆接触接地。
其中：第一衬底包括互补金属氧化物半导体CMOS器件；导电部件是设置在绝缘体层中的互连结构的部分，其中，互连结构将CMOS器件电耦合至MEMS器件；以及导电部件与CMOS器件电隔离。
其中，互连结构的部分接触第一衬底的掺杂区域。
其中，导电部件包括设置在互连结构的部分的顶部导电层上的导电层。
其中，顶部导电层是接合焊盘。
其中，电旁路结构被设置在第一衬底和第二衬底的可移动MEMS区域中。
其中，电旁路结构被设置在第一衬底和第二衬底的不可移动MEMS区域中。
此外，还提供了一种装置，包括：第一衬底，包括互补金属氧化物半导体CMOS器件；第二衬底，包括微机电系统MEMS器件；以及互连结构，使CMOS器件与MEMS器件电耦合，其中，互连结构包括接触第一衬底并且与CMOS器件和MEMS器件电隔离的部分。
其中，部分接触第一衬底的掺杂区域。
其中，CMOS器件具有击穿电压，并且掺杂区域具有不同于击穿电压的穿通电压。
该装置还包括导电层，设置在与第一衬底耦合的互连结构的部分的顶部导电层上。
其中，顶部导电层是接合焊盘。
此外，还提供了一种方法，包括：提供第一衬底和第二衬底；在设置在第一衬底和第二衬底之间的绝缘体层中形成电旁路结构，其中，电旁路结构接触第一衬底；以及在第二衬底中形成MEMS器件，其中，形成MEMS器件包括执行等离子体环境工艺，并且经由电旁路结构对由等离子体环境工艺产生的任何电荷进行放电。
其中，在绝缘体层中形成电旁路结构包括从第二衬底到第一衬底形成导电部件。
其中，从第二衬底到第一衬底形成导电部件包括使导电部件与第一衬底的接地部分连接。
其中：第一衬底包括具有第一电压特性的互补金属氧化物半导体CMOS器件和具有不同于第一电压特性的第二电压特性的掺杂区域；以及在绝缘体层中形成电旁路结构包括形成互连结构，互连结构具有接触CMOS器件的第一部分和接触掺杂区域的第二部分。
其中，形成互连结构包括：在第一衬底、第二衬底、或者在第一衬底和第二衬底中形成互连结构。
该方法还包括：在执行等离子体环境工艺之后，使互连结构的第一部分与互连结构的第二部分断开。
附图说明
当读取附图时，可以从以下详细描述中更好地理解本公开的各个方面。应该强调的是，根据工业的标准实际，各种部件不是按比例绘制。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。
图1是根据本公开各个方面的用于制造器件的方法的流程图。
图2和图3是根据本公开各个方面的处于图1方法的各个阶段的器件的示意性截面图。
图4和图6是根据本公开各个方面的处于图1方法的各个阶段的另一器件的示意性截面图，以及图5和图7分别是对应于图4和图6的顶视图。
图8和图10是根据本公开各个方面的处于图1方法的各个阶段的又一器件的示意性截面图，以及图9和图11分别是对应于图8和图10的顶视图。
图12和图14是根据本公开各个方面的处于图1方法的各个阶段的又一器件的示意性截面图，以及图13和图15分别是对应于图12和图14的顶视图。
图16是根据本公开各个方面的用于制造器件的方法的流程图。
图17至图26是根据本公开各个方面的处于图16方法的各个阶段的器件的示意性截面图。
具体实施方式
以下公开提供了许多不同的用于实施本法不同特征的实施例或实例。以下描述了部件和配置的具体实例以简化本公开。当然，这些仅仅是实例而不用限制本发明。例如，第一部件在第二部件上或之上的描述(和类似描述)可以包括第一和第二部件直接接触的实施例，并且还可以包括附加部件夹置在第一和第二部件之间的实施例。此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是简化和清除的目的，而不是表示所讨论的各个实施例和/或结构之间的关系。此外，为了便于描述，可以在本文使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述图中所示一个元件或部件与另一元件或部件的关系。除图中示出的定向之外，空间相对术语用于包括使用或操作中器件的不同定向。例如，如果图中的器件被反转，则描述为在其他元件或部件下方或之下的元件则被定向为在其他元件或部件之上。因此，示例性术语“在...下方”可以包括上和下两种定向。装置可以以其他方式定向(旋转90度或出于其他定向)，因此这里所使用的空间相对描述可以类似地进行解释。
图1是根据本公开各个方面的用于制造期间的方法10的流程图。方法10制造与微机电系统(MEMS)器件集成的互补金属氧化物半导体(CMOS)器件。在块12中，提供第一衬底和第二衬底。在一个实例中，第一衬底接合至第二衬底。第一衬底包括CMOS器件和掺杂区域。CMOS器件具有第一电压特性，而掺杂区域具有不同于第一电压特性的第二电压特性。例如，CMOS器件具有大于掺杂区域的穿通电压的击穿电压。在块14中，形成多层互连(MLI)结构，尤其在CMOS器件和掺杂区域之上。MLI结构具有与CMOS器件耦合的第一部分和与掺杂区域耦合的第二部分。与掺杂区域耦合的第二部分和与CMOS器件耦合的第一部分隔离。第一衬底和/或第二衬底可包括MLI结构的一部分，和/或第一衬底和/或第二衬底可以与MLI结构耦合。在一个实例中，导电部件形成在MLI结构的上方，使得MLI的第一部分和第二部分相互连接。在块16中，MEMS器件形成在第二衬底中。例如，等离子体工艺可用于蚀刻第二衬底以形成MEMS器件。通过蚀刻(以及其他工艺，包括但不限于诸如物理气相沉积或化学气相沉积工艺的膜沉积工艺、氧等离子体灰化工艺、氩等离子体溅射清洁工艺、其他等离子体环境工艺或者它们的组合)引起的任何电荷可以经由与第一衬底的掺杂区域耦合的MLI结构的第二部分放电。方法10可以继续以完成集成CMOS-MEMS器件的制造。例如，MLI结构的第二部分可以与MEMS器件隔离。MLI结构的第二部分可以与MEMS器件自然断开(例如，通过蚀刻穿第二衬底使得MLI结构的第二部分与MEMS器件隔离)或者强迫与MEMS器件断开(例如，在封装之后使用熔丝型结构)。可以在方法10之前、期间和之后设置附加步骤，并且所描述的一些步骤可以针对方法的其他实施例而被替换或省略。以下讨论示出了可根据图1的方法10制造的器件(具体地，集成CMOS-MEMS器件)的各个实施例。
图2和图3提供了部分或整体处于根据图1的方法10的各个制造阶段的器件100的示意性截面图。在所示实施例中，器件100包括与MEMS器件集成的集成电路器件(具体地，CMOS器件)。因此，器件100可备选地称为CMOS-MEMS器件。为了清楚已经简化了图2和图3，以更好地理解本公开的发明概念。可以在器件100中增加附加部件，并且对于器件100的其他实施例，以下所描述的一些部件可以被替换或省略。
器件100包括衬底110。在所示实施例中，衬底100包括通过基于CMOS技术的工艺所设计和形成的集成电路器件或其部分。因此，衬底110被称为CMOS衬底。可选或附加地，可以使用其他集成电路制造技术来形成集成电路器件。CMOS衬底110包括衬底112。衬底112是半导体衬底，诸如硅衬底。可选或附加地，半导体衬底包括：基本半导体(elementarysemiconductor)，包括锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。衬底112可以为绝缘体上半导体(SOI)。
在所示实施例中，衬底112包括各种层，它们没有被单独示出并且组合来形成各种微电子元件114，其可以包括：晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)，包括CMOS晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET))；电阻器；二极管；电容器；电感器；熔丝；其他适当的元件或它们的组合。各种层可包括高k介电层、栅极层、硬掩模层、接口层、覆盖层、扩散/阻挡层、介电层、导电层、其他适当的层或它们的组合。衬底112的各种层还可以包括各种掺杂区域、隔离部件、其他部件和它们的组合。在所示实施例中，微电子元件114是CMOS器件。每个微电子元件114都具有电压特性。例如，每个微电子元件114都具有击穿电压。微电子元件114彼此互连以形成CMOS衬底110的一部分，诸如逻辑器件、存储器件(例如，静态随机存取存储器(SRAM))、射频(RF)器件、输入/输出(I/O)器件、芯片上系统(SoC)器件、其他适当类型的器件或它们的组合。
衬底112包括掺杂区域116，其具有大于衬底112的掺杂浓度。在所示实施例中，掺杂区域116可以形成在沉淀112中设置的未示出的n阱或p阱中，并且掺杂区域116是重掺杂区域。例如，未示出的n阱或p阱可具有大约1×1016atoms/cm3至大约1×1019atoms/cm3的掺杂浓度，而掺杂区域116可具有大约1×1018atoms/cm3至大约1×1021atoms/cm3的掺杂浓度。可以在各种步骤和技术中使用诸如离子注入或扩散的工艺来实施掺杂。掺杂区域116的电压特性不同于微电子元件114的电压特性。例如，掺杂区域116具有穿通电压(pass through voltage)，其在所示实施例中小于每个微电子元件114的击穿电压。在所示实施例中，掺杂区域116形成二极管，因此穿通电压可被称为二极管正向电压。在一个实例中，每个微电子元件114都可以具有大约5伏特的击穿电压，而掺杂区域116可具有大约0伏特至大约0.6伏特的穿通电压。
在所示实施例中，CMOS衬底110还包括设置在衬底112之上的多层互连(MLI)结构120。MLI结构120包括各种导电部件122-125，它们可以为诸如接触和/或通孔的垂直互连件122和124和/或诸如导线的水平互连件123和125。在所示实施例中，导线125对应于MLI结构120的顶部导电层，其可以被称为顶部金属(TM)层。各种导电部件122-125可包括诸如金属的导电材料。在一个实例中，可以使用包括铝、铝/硅/铜合金、铜、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合的金属。并且各种导电部件122-125可被称为互连件。在所示实施例中，互连件可以为铝接触，其可以通过包括物理气相沉积(PVD)、化学气相沉积(CVD)或它们的组合的工艺来形成。形成各种导电部件122-125的其他制造技术可包括光刻处理和蚀刻以对导电材料进行图样化，从而形成垂直和水平连接。可以实施再有的其他制造工艺以形成MLI结构120，诸如热退火以形成金属硅化物。多层互连中使用的金属硅化物可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。可选地，各种导电部件122-125可以为铜多层互连件，其包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化钨或它们的组合。可通过包括PVD、CVD或它们的组合的工艺来形成铜互连件。应该理解，MLI结构120不限于所示导电部件122-125的数量、材料、大小和/或尺寸，因此，MLI结构120可以根据器件100的设计要求包括任意数量、材料、大小和/或尺寸的导电部件。
MLI结构120被设置在微电子元件114和掺杂区域116的上方。在所示实施例中，如图2所示，MLI结构120的对应部分与每个微电子元件114耦合，并且MLI结构120的一部分与掺杂区域116耦合。在一个实例中，MLI结构120的该部分和掺杂区域116之间的接口形成欧姆接触。MLI结构120中与掺杂区域116耦合的部分与MLI结构120中分别与微电子元件114耦合的每个部分相隔离。MLI结构120中分别与微电子元件114和掺杂区域116耦合的每个部分都从微电子元件114或掺杂区域116开始延伸到顶部导电部件125(MLI结构120的顶部金属层)。
MLI互连结构120的各种导电部件122-125被设置在层间(或级间)介电(ILD)层128中。ILD层128可包括二氧化硅、氮化硅、氮氧化硅、TEOS氧化物、磷硅酸盐玻璃(PSG)、硼磷酸盐玻璃(BPSG)、氟化石英玻璃(FSG)、碳掺杂氧化硅、Black
Figure BDA0000139169590000081
(加利福尼亚圣克拉拉的Applied Materials)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯基、BCB(bis-benzocyclobutenes)、SiLK(密歇根州米德兰的Dow Chemical)、聚酰亚胺、其他适当的材料或它们的组合。ILD层128可具有多层结构。可通过包括旋涂、CVD、溅射或其他适当工艺的技术来形成ILD层128。在一个实例中，在包括镶嵌工艺(诸如双重镶嵌工艺或单镶嵌工艺)的集成工艺中形成MLI结构120和ILD 128。
器件100还包括接合至(耦合至)衬底110的衬底140。衬底140包括绝缘层150，该绝缘层包括设置在其中的导电部件155，其被设置在MLI结构120之上。在所示实施例中，绝缘层150使氧化物层，诸如氧化硅层。可选或附加地，绝缘层包括氮化硅、氮氧化硅、其他适当的材料或它们的组合。导电部件155包括诸如金属的导电材料。例如，导电部件155包括钨、钛、铝、铜、它们的合金、其他适当的金属及其合金或者它们的组合。导电部件155与MLI结构120耦合，具体地与MLI结构120的顶部金属层(导电部件125)耦合。衬底140包括与MLI结构120中与微电子元件114耦合的部分相耦合的导电部件155，从而在衬底140的MEMS器件层160和衬底110的各种微电子元件114之间提供了互连。此外，导电部件155包括与MLI结构120中与掺杂区域116耦合的部分相耦合的导电部件。在一个实例中，衬底140可包括MLI结构120。在另一实例中，衬底140和衬底110可分别包括MLI结构120的一部分。
在所示实施例中，衬底140可以被蚀刻以形成被设计为与衬底110形成接口的器件。更具体地，衬底140的MEMS器件层160被蚀刻(例如，通过等离子体蚀刻工艺)以形成MEMS器件。因此，衬底140被称为MEMS衬底。MEMS器件是已知类型的MEMS器件，诸如运动传感器(例如，陀螺仪或加速计)。可选地，MEMS器件可以为RF MEMS器件(例如，RF开关、谐振器或滤波器)、光学MEMS器件(例如，MEMS微反射镜)、MEMS振荡器、MEMS麦克风、和/或其他MEMS型器件，包括未来的MEMS型器件。本领域的技术人员应该意识到，MEMS器件可以可选地包括纳米机电元件，例如MEMS器件可以可选地为纳米机电系统(NEMS)器件。衬底140还可以包括微电子元件，诸如上面参照衬底110所描述的那些。在衬底140包括各种微电子元件的情况下，MEMS器件可互连至微电子元件。如上所述，在所示实施例中，MEMS器件层160经由导电部件155与衬底110的各种微电子元件114互连。
通常，蚀刻MEMS衬底的MEMS器件层以形成MEMS器件会生成电荷(电子)，这会对集成CMOS-MEMS器件造成损伤，尤其对器件的CMOS衬底造成损伤。例如，累计的电荷会经由CMOS衬底和MEMS衬底之间的互连到达CMOS衬底的微电子元件，从而损伤微电子元件。这种损伤(例如，当使用等离子体蚀刻工艺蚀刻MEMS器件层以形成MEMS器件时所引起的等离子体诱发的损伤(PID))会产生器件偏移(drift)、电流泄露、器件产量不足、和/或器件可靠性减小。为了防止蚀刻工艺期间的这种损伤，传统的集成CMOS-MEMS器件已经应用了保护二极管或附加电路。然而，目前的保护二极管和附加电路占用了的面积大于器件的预期面积，这会导致功能器件面积减小和制造成本增加。此外，已经观察到，这些保护二极管和附加电路存在漏电，使得器件敏感度减小和/或器件功耗增加。与这种保护电路相关联的附加电容还会损害器件的感测性能。
为了解决由蚀刻工艺所产生的损伤，在所示实施例中，器件100包括旁路结构170。旁路结构170用作电旁路结构，使得由蚀刻引起的电荷可以被放电。例如，在图2中，旁路结构170包括掺杂区域116、CMOS衬底110的MLI结构120中与掺杂区域116耦合的部分以及MEMS衬底140中与MLI结构120的与掺杂区域116耦合部分相耦合的导电部件155。随着MEMS器件层160被蚀刻，蚀刻引起的电荷(由电子表示)经由旁路结构170释放到掺杂区域116，由此释放到衬底110。如上所示，掺杂区域116具有不同于微电子元件114的电压特性，具体地，掺杂区域116具有小于微电子元件114的击穿电压的穿通电压。因此，代替MLI结构120中与微电子元件114耦合的部分，累计的电荷容易地经由旁路结构170行进，从而避免在蚀刻工艺期间损伤微电子元件114。在一个实例中，掺杂区域116接地，并且微电子元件114的击穿电压为大约5V。在一些情况下，掺杂区域116可以省略，并且与MLI结构120中与微电子元件114耦合的部分相隔离的MLI结构120的部分可以简单地耦合至衬底110。
旁路结构170可以称为电旁路结构，这是因为它为蚀刻工艺期间生成的电荷提供了放电路径。旁路结构170可以使蚀刻损伤(诸如PID损伤)最小化，减小保护二极管/电路所要求的面积，减小(或消除)了对CMOS衬底110的微电子元件114的性能的影响，和/或增强了可用于蚀刻MEMS器件层160以形成MEMS器件的蚀刻工艺窗口(因为保护结构170可以有效地释放蚀刻所引起的电荷，从而提高了集成CMOS-MEMS器件处理的容限(例如，允许更高功率等离子体环境))。旁路结构170不限于为蚀刻工艺期间生成的电荷(诸如等离子体蚀刻工艺期间生成的电荷)提供放电路径。旁路结构170还用作用于器件100的任何处理期间所生成的电荷(具体地，任何等离子体环境工艺期间所产生的电荷)的放电路径。
在图3中，器件100的旁路结构170与MEMS器件层160的MEMS器件隔离。旁路结构170或放电路径可以自然或强迫地断开以使这种结构/路径与MEMS器件隔离。例如，在图2中，随着MEMS器件层160被蚀刻穿(从一个表面到另一表面)，MEMS器件层160的一部分保留将旁路结构170连接至整个MEMS器件层160，使得旁路结构170可以对MEMS器件层160中的任何累计电荷进行放电。在图3中，在一个实例中，MEMS器件层160中将旁路结构170连接至整个MEMS器件层160的剩余部分可以通过完全地蚀刻穿透(从一个表面到另一表面)接近旁路结构170的MEMS器件层160而自发地断开，使得旁路结构170与MEMS器件层160中与MEMS器件隔离的部分相耦合。在另一实例中，MEMS器件层160中将旁路结构170连接至整个MEMS器件层160的剩余部分的部分可以被强迫断开，例如在使用热量和/或电能进行封装之后。在一个实例中，MEMS器件层160中将旁路结构170连接至整个MEMS器件层160的剩余部分被图样化以形成熔丝型结构，使得与MEMS器件层160的一部分耦合的旁路结构170可以在封装期间与MEMS器件隔离。使旁路结构170与MEMS器件隔离可以防止旁路结构170影响器件性能。
图4和图6是部分或整体处于根据图1的方法10的各个制造阶段的另一器件200的示意性截面图，以及图5和图7是分别对应于图4和图6的顶视图。图4至图7的实施例在许多方面都类似于图2至图3的实施例。例如，在所示实施例中，器件200包括集成CMOS-MEMS器件。因此，为了清楚和简化，由相同的参考标号来表示图2至图3以及图4至图7中的类似部件。为了清楚已经简化了图4至图7，以更好地理解本公开的发明概念。可以在器件200中增加附加部件，并且以下描述的一些部件可以在器件200的其他实施例中被替换或省略。
在图4和图5中，器件200包括CMOS衬底110，其包括具有微电子元件114和掺杂区域116的衬底112。具有导电部件122-125的MLI结构120被设置在衬底120(具体地，微电子元件114和掺杂区域116)的上方。与器件100类似，在器件200中，MLI结构120包括分别与微电子元件114耦合的多个部分和与掺杂区域116耦合的部分。器件200还包括MEMS器件140，其包括具有设置在其中的导电部件155的绝缘层150和MEMS器件层160。MEMS衬底140的导电部件155与MLI结构120中分别与微电子元件114耦合的部分相耦合。与图2和图3的器件100相反，在器件100中，MLI结构120中与掺杂区域116耦合的部分不与设置在绝缘层150中的任何导电部件155相耦合。因此，MLI结构120中掺杂区域116耦合的部分没有连接至MEMS器件层160。应该注意，从图5和图7的器件200的顶视图中省略了绝缘层150、导电部件155和MEMS器件层160。
在图4和图5中，MEMS器件层160被蚀刻以形成MEMS器件。为了解决由蚀刻工艺所产生的损伤，在所示实施例中，器件200包括旁路结构270。旁路结构270用作电旁路结构，使得由蚀刻引起的电荷可以被放电。例如，在图4中，旁路结构270包括掺杂区域116、CMOS衬底110的MLI结构120中与掺杂区域116耦合的部分以及导电层280。导电层280设置在MLI结构120的上方，并且与MLI结构120的顶部金属层的部分(导电部件125)耦合。导电层280包括诸如钛、氮化钛、钛钨、铝、其他适当的金属或者它们的组合的金属。在一个实例中，导电部件125包括铝层，该铝层具有设置在其上方的氮化钛抗反射层，以及导电层280包括设置在导电部件125的氮化钛抗反射层上方的氮化钛层。在一个实例中，铝层具有大于约
Figure BDA0000139169590000111
的厚度，氮化钛抗氧化层具有大约
Figure BDA0000139169590000112
至大约
Figure BDA0000139169590000113
的厚度，以及氮化钛层具有大约
Figure BDA0000139169590000121
至大约的厚度。在另一实例中，导电部件125具有氮化钛层，该氮化钛层具有设置在其上方的铝铜层，以及导电层280包括设置在铝铜层上方的氮化钛层。
在所示实施例中，导电层280将MLI结构120中分别与微电子元件114耦合的各个部件接合到一起。更具体地，导电层280与每个顶部金属层(导电部件125)耦合，其中，每个顶部金属层都与微电子元件114耦合。导电层280接地(在实施例中所示为掺杂区域116)，因此，导电层280用于使与微电子元件114耦合的导电部件125短路，使得在各个导电部件之间消除了差别电荷。随着MEMS器件层160被蚀刻，蚀刻引起的电荷(由电子表示)经由旁路结构270释放到掺杂区域116，由此释放到衬底112。从而，旁路结构270有效地防止蚀刻工艺期间对微电子器件114的损伤。在一些情况下，掺杂区域116可以省略，并且包含在旁路结构270中的MLI结构120的部分可以简单地耦合至衬底112。器件200可进一步与一个接合焊盘285(其可以接地)耦合以实现类似的短路效果，从而防止了蚀刻引起的损伤。
旁路结构270可以称为电旁路结构，这是因为它为蚀刻工艺期间生成的电荷提供了放电路径。旁路结构270可以使蚀刻损伤(诸如PID损伤)最小化，减小保护二极管/电路所要求的面积，减小(或消除)了对CMOS衬底110的微电子元件114的性能的影响，和/或增强了可用于蚀刻MEMS器件层160以形成MEMS器件的蚀刻工艺窗口(因为保护结构270可以有效地释放蚀刻所引起的电荷，从而提高了集成CMOS-MEMS器件处理的容限(例如，允许更高功率等离子体环境))。旁路结构270不限于为蚀刻工艺期间生成的电荷(诸如等离子体蚀刻工艺期间生成的电荷)提供放电路径。旁路结构270还用作用于器件200的任何处理期间所生成的电荷(具体地，任何等离子体环境工艺期间所产生的电荷)的放电路径。
在图6和图7中，器件200的旁路结构270或放电路径与MLI结构120中与微电子器件114耦合的部分相隔离。例如，在图6和图7中，在MEMS器件层160被蚀刻以形成MEMS器件的同时，MEMS器件层被蚀刻穿透(从一个表面到另一表面)以露出导电层280的部分。通过蚀刻工艺去除由MEMS器件层160中的开口所露出的导电层280，从而将MLI结构120中与掺杂区域116耦合的部分与MLI结构120中与微电子元件114耦合的部分相隔离。
图8和图10是部分或整体处于根据图1的方法10的各个制造阶段的又一器件300的示意性截面图，以及图9和图11是分别对应于图8和图10的顶视图。图8至图11的实施例在许多方面都类似于图2至图7的实施例。例如，在所示实施例中，器件300包括集成CMOS-MEMS器件。因此，为了清楚和简化，由相同的参考标号来表示图2至图7以及图8至图11中的类似部件。为了清楚已经简化了图8至图11，以更好地理解本公开的发明概念。可以在器件300中增加附加部件，并且以下描述的一些部件可以在器件300的其他实施例中被替换或省略。
在图8和图9中，器件300包括CMOS衬底110，其包括具有微电子元件114的衬底112。具有导电部件122-125的MLI结构120被设置在衬底120(具体地，微电子元件114)的上方。与器件100类似，在器件300中，MLI结构120包括分别与微电子元件114耦合的多个部分。器件300还包括MEMS衬底140，其包括具有设置在其中的导电部件155的绝缘层150和MEMS器件层160。MEMS衬底140的导电部件155与MLI结构120中分别与微电子元件114耦合的部分相耦合。与图2至图6的器件100和200相反，在器件300中，MLI结构120的一部分与衬底112耦合，其可以与形成在衬底112中的掺杂区域耦合。MLI结构120中与衬底112耦合的部分被设置在MEMS衬底140的外部，并且与衬底112耦合的MLI结构120的顶部金属层是一个接合焊盘285。应该注意，从图9和图11的器件300的顶视图中省略了绝缘层150、导电部件155和MEMS器件层160。
在图8和图9中，MEMS器件层160被蚀刻以形成MEMS器件。为了解决由蚀刻工艺所产生的损伤，在所示实施例中，器件300包括旁路结构370。旁路结构370用作电旁路结构，使得由蚀刻引起的电荷可以被放电。例如，在图8中，旁路结构370包括导电层280以及CMOS衬底110的MLI结构120中与衬底112耦合的部分。导电层280设置在MLI结构120的上方，并且与MLI结构120的顶部金属层的部分(具体地，一个接合焊盘285)耦合。在所示实施例中，MLI结构120中分别与微电子元件114耦合的部分的每个顶部金属层(导电部件125)经由导电层280分别与接合焊盘285耦合。导电层280经由接地的接合焊盘285而接地，因此，导电层280用于使与微电子元件114耦合的导电部件125短路，使得在各个导电部件之间消除了差别电荷。随着MEMS器件层160被蚀刻，蚀刻引起的电荷(由电子表示)经由旁路结构370释放到衬底112。从而，旁路结构370有效地防止蚀刻工艺期间对微电子器件114的损伤。
旁路结构370可以称为电旁路结构，这是因为它为蚀刻工艺期间生成的电荷提供了放电路径。旁路结构370可以使蚀刻损伤(诸如PID损伤)最小化，减小保护二极管/电路所要求的面积，减小(或消除)了对CMOS衬底110的微电子元件114的性能的影响，和/或增强了可用于蚀刻MEMS器件层160以形成MEMS器件的蚀刻工艺窗口(因为保护结构370可以有效地释放蚀刻所引起的电荷，从而提高了集成CMOS-MEMS器件处理的容限(例如，允许更高功率等离子体环境))。旁路结构370不限于为蚀刻工艺期间生成的电荷(诸如等离子体蚀刻工艺期间生成的电荷)提供放电路径。旁路结构370还用作用于器件300的任何处理期间所生成的电荷(具体地，任何等离子体环境工艺期间所产生的电荷)的放电路径。
在图10和图11中，器件300的旁路结构370或放电路径与MLI结构120中与微电子器件114耦合的部分相隔离。例如，在图10和图11中，在MEMS器件层160被蚀刻以形成MEMS器件之后，蚀刻工艺可用于在MEMS衬底140外部的区域中去除导电层280的部分，从而将MLI结构120中与衬底112耦合的部分与MLI结构120中与微电子元件114耦合的部分相隔离。
图12和图14是部分或整体处于根据图1的方法10的各个制造阶段的又一器件400的示意性截面图，以及图13和图15是分别对应于图12和图14的顶视图。图12至图15的实施例在许多方面都类似于图2至图11的实施例。例如，在所示实施例中，器件400包括集成CMOS-MEMS器件。因此，为了清楚和简化，由相同的参考标号来表示图2至图11以及图12至图15中的类似部件。为了清楚已经简化了图12至图15，以更好地理解本公开的发明概念。可以在器件400中增加附加部件，并且以下描述的一些部件可以在器件400的其他实施例中被替换或省略。
在图12和图13中，器件400包括CMOS衬底110，其包括具有微电子元件114的衬底112。具有导电部件122-125的MLI结构120被设置在衬底120(具体地，微电子元件114)的上方。MLI结构120包括分别与微电子元件114耦合的多个部分。器件400还包括MEMS衬底140，其包括具有设置在其中的导电部件155的绝缘层150和MEMS器件层160。MEMS衬底140的导电部件155与MLI结构120中分别与微电子元件114耦合的部分相耦合。与图8至图11的器件300类似，器件400包括与衬底112耦合的MLI结构120的部分，其可以与形成在衬底112中的掺杂区域耦合。MLI结构120中与衬底112耦合的部分设置在MEMS衬底140的外部，并且与衬底112耦合的MLI结构120的顶部金属层为一个接合焊盘285。应该注意，从图13和图15的器件400的顶视图中省略了绝缘层150、导电部件155和MEMS器件层160。
在图12和图13中，MEMS器件层160被蚀刻以形成MEMS器件。为了解决由蚀刻工艺所产生的损伤，在所示实施例中，器件400包括旁路结构470。旁路结构470用作电旁路结构，使得由蚀刻引起的电荷可以被放电。例如，在图12中，旁路结构470包括导电层280以及CMOS衬底110的MLI结构120中与衬底112耦合的部分，其包括一个接合焊盘285作为MLI结构120的顶部金属层。在所示实施例中，导电层280包括导电层280A和导电层280B。在所示实施例中，MLI结构120中分别与微电子元件114耦合的部分的每个顶部金属层(导电部件125)耦合至MLI结构120中与接合焊盘285邻近的另一顶部金属层(导电部件125)，它们经由导电层280B与接合焊盘285相耦合。在处理过程中，可以首先形成导电层280A，使得MLI结构120中分别与微电子元件114耦合的部分的每个顶部金属层(导电部件125)都耦合至MLI结构120中接近焊盘285的另一顶部金属层(导电部件125)。然后，可以形成导电部件280B，使得MLI结构中接近接合焊盘285的顶部金属层(导电部件125)与接合焊盘285耦合。导电层280经由接地的接合焊盘285而接地，因此，导电层280用于使与微电子元件114耦合的导电部件125短路，使得在各个导电部件之间消除了差别电荷。随着MEMS器件层160被蚀刻，蚀刻引起的电荷(由电子表示)经由旁路结构470释放到衬底112。从而，旁路结构470有效地防止蚀刻工艺期间对微电子器件114的损伤。
旁路结构470可以称为电旁路结构，这是因为它为蚀刻工艺期间生成的电荷提供了放电路径。旁路结构470可以使蚀刻损伤(诸如PID损伤)最小化，减小保护二极管/电路所要求的面积，减小(或消除)了对CMOS衬底110的微电子元件114的性能的影响，和/或增强了可用于蚀刻MEMS器件层160以形成MEMS器件的蚀刻工艺窗口(因为保护结构470可以有效地释放蚀刻所引起的电荷，从而提高了集成CMOS-MEMS器件处理的容限(例如，允许更高功率等离子体环境))。旁路结构470不限于为蚀刻工艺期间生成的电荷(诸如等离子体蚀刻工艺期间生成的电荷)提供放电路径。旁路结构470还用作用于器件400的任何处理期间所生成的电荷(具体地，任何等离子体环境工艺期间所产生的电荷)的放电路径。
在图14和图15中，器件400的旁路结构470或放电路径与MLI结构120中与微电子器件114耦合的部分相隔离。例如，在图14和图15中，在MEMS器件层160被蚀刻以形成MEMS器件之后，蚀刻工艺可用于在MEMS衬底140外部的区域中去除导电层280的部分(具体地，导电层280B)，从而将MLI结构120中与衬底112耦合的部分与MLI结构120中与微电子元件114耦合的部分相隔离。
图16是根据本公开各个方面的用于制造器件的方法500的流程图。方法500制造MEMS器件。在块512中，提供第一衬底和第二衬底，其中，第一衬底接合至第二衬底。在一个实例中，第一衬底是载体衬底，而第二衬底是MEMS衬底。接合的第一和第二衬底包括可移动MEMS区域，其是接合的第一和第二衬底中将形成MEMS结构的可移动部件或部分的区域。在块514中，在可移动MEMS区域中形成旁路结构。旁路结构从第二衬底延伸到第一衬底，使得第二衬底与第一衬底耦合。在一实例中，第二衬底与第一衬底的接地部分耦合。旁路结构可以为与第一衬底耦合的导电部件。在一个实例中，导电部件与设置在第一衬底中的掺杂区域耦合。在一个实例中，导电部件和第一衬底之间的接口为欧姆接触。可以在任何时刻形成旁路结构。例如，可以在接合第一和第二衬底之前形成旁路结构的一部分，以及在接合第一和第二衬底之后形成旁路结构的一部分。在另一实例中，在接合第一和第二衬底之后形成旁路结构。在块516中，在第二衬底中形成MEMS器件。例如，等离子体蚀刻工艺可用于蚀刻第二衬底以形成MEMS器件。可经由旁路结构释放由蚀刻(以及其他工艺，包括但不限于诸如物理气相沉积或化学气相沉积工艺的膜沉积工艺、氧等离子体灰化工艺、氩等离子体溅射清洁工艺、其他等离子体环境工艺或者它们的组合)所引起的任何电荷。方法500可以继续以完成MEMS器件的制造。例如，旁路结构可以与MEMS器件隔离。可以在方法500之前、期间和之后设置附加步骤，并且所描述的一些步骤可以针对方法的其他实施例而被替换或省略。
以下讨论示出了可以根据图16的方法500制造的器件(具体地，MEMS器件)。图17至图26提供了部分或整体处于根据图16的方法500的各个制造阶段的器件600的示意性截面图。为了清楚已经简化了图17至图26，以更好地理解本公开的发明概念。可以在器件600中增加附加部件，并且对于器件600的其他实施例，以下所描述的一些部件可以被替换或省略。
在图17中，器件600包括可移动MEMS区域(其中将形成MEMS器件的可移动部件或部分)和不可移动MEMS区域(其中将不形成MEMS器件的可移动部件或部分)。器件600还包括衬底610。在所示实施例中，衬底610是绝缘体上硅(SOI)衬底。可以使用注氧隔离(SIMOX)、晶片接合、其他适当的方法或它们的组合来制造SOI衬底。可选或附加地，衬底610是半导体衬底，包括：基本半导体，包括硅和/或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。
衬底610包括硅层620和绝缘体层630。硅层620可包括各种掺杂区域和其他适当的部件。在所示实施例中，硅层620是载体衬底，并且将在以下描述中对其进行如此称呼。在所示实施例中，绝缘体层630包括导电部件632。导电部件632可包括诸如金属的导电材料。示例性金属包括铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他适当的金属或其合金或者它们的组合。导电部件632设置在可移动MEMS区域内，并且如以下所讨论地，其将与MEMS器件耦合。
在图18中，通过诸如蚀刻工艺的适当工艺在绝缘体层630中形成各种沟槽640、642、644和646。沟槽640设置在可移动MEMS区域内，从绝缘体层630的顶面开始延伸到绝缘体层630中。沟槽640露出导电部件632，并且沟槽640限定将用于形成与导电部件632相连的接触的接触开口的部分。沟槽642设置在可移动MEMS区域内，从绝缘体层630的顶面开始以一定深度延伸到绝缘体层630中。沟槽642可以被称为腔，其限定可形成MEMS器件的部分(诸如MEMS器件的可移动部件)。沟槽644在不可移动MEMS区域中，穿过绝缘体层630以一定深度延伸到载体晶片620中。沟槽644限定器件600的旁路结构的部分。沟槽646在可移动MEMS区域中，穿过绝缘体层630以一定深度延伸到载体晶片620中。沟槽646限定器件600的旁路结构的部分。
在图19中，衬底650接合至衬底610。在所示实施例中，衬底650是包括硅的半导体衬底。可选或附加地，衬底650包括：基本半导体，包括锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。如以下进一步讨论的，MEMS器件可以形成在衬底650中，因此，衬底650可以被称为MEMS衬底(或晶片)。
在图20中，在衬底650的上方形成图样化抗蚀剂层655。图样化抗蚀剂层655包括露出衬底650的开口660、664和666。开口660与衬底610中的沟槽640对准，开口664与衬底610中的沟槽644对准，以及开口666与衬底610中的沟槽646对准。图样化抗蚀剂层655可以为正性或负性光刻胶材料。通过光刻图样化和/或蚀刻工艺形成图样化抗蚀剂层655。光刻工艺科包括光刻胶涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘焙)、其他适当工艺或它们的组合。可选地，通过其他方法实施或替代光刻曝光工艺，诸如无掩模光刻、电子束写入和离子束写入。在又一可选实施例中，光刻图样化工艺可以实施纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法。
在图21中，去除通过图样化抗蚀刻层655的开口660、664和666露出的衬底650的部分，从而形成沟槽670、674和676。可通过诸如干蚀刻工艺、湿蚀刻工艺、其他适当的蚀刻工艺或它们的组合的蚀刻工艺来去除衬底650的露出部分。沟槽670设置在可移动MEMS区域中，延伸穿过衬底650并延伸到绝缘体层630中达到露出导电部件632的深度。沟槽670限定用于将针对导电部件632形成的接触的接触开口。沟槽674在不可移动MEMS区域中，穿过衬底650和绝缘体层630以一定深度延伸到载体晶片620中。沟槽674限定不可移动MEMS区域中从衬底650到衬底610(具体地，载体晶片620)的旁路结构的部分。沟槽676在可移动MEMS区域中，穿过衬底650和绝缘体层630以一定深度延伸到载体晶片620中。沟槽676在器件600的可移动MEMS区域中限定从衬底650到衬底610(具体地，载体晶片620)的旁路结构的另一部分。
在图22中，去除图样化抗蚀剂层655，并且用诸如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他适当的金属或其合金或者它们的组合的导电材料来填充沟槽670、674和676。填充的构成670形成接触680。接触680在衬底610和衬底650之间提供耦合。填充的构成674和676分别形成导电部件684和686。导电路径684在不可移动MEMS区域中从衬底650到载体晶片620延伸穿过器件600，并且导电路径686在可移动MEMS区域中从衬底650到载体晶片620延伸穿过器件600。导电路径684和686与载体晶片620的一部分(其是载体晶片620的接地部分)耦合。导电不路径686和684以及载体晶片620的对应接地部分形成了器件600的旁路结构688和689。在一个实例中，诸如如上所述，载体晶片620的接地部分是设置在载体晶片620中的掺杂区域(未示出)。如以下进一步讨论的，旁路结构688和689帮助减小衬底610和衬底650之间(更具体地，载体晶片620和衬底650之间)的电位差。会在器件600的处理期间(具体地，在器件600的等离子体环境处理期间)产生这种电位差。
在图23至图26中，衬底650被蚀刻以形成器件。在所示实施例中，衬底650被蚀刻(例如，通过等离子体蚀刻工艺)以形成MEMS器件。MEMS器件是已知类型的MEMS器件，诸如运动传感器(例如，陀螺仪或加速计)。可选地，MEMS器件可以为RF MEMS器件(例如，RF开关、谐振器或滤波器)、光学MEMS器件(例如，MEMS微反射镜)、MEMS振荡器、MEMS麦克风和/或其他MEMS型器件，包括未来的MEMS型器件。本领域的技术人员应该意识到，MEMS器件可以可选地包括纳米机电元件，例如MEMS器件可以可选地为纳米机电系统(NEMS)器件。衬底650还可以包括机电元件，诸如上面参照衬底110所描述的那些。在衬底650包括各种微电子元件的情况下，MEMS器件可互连至微电子元件。
在图23中，在衬底650的上方形成图样化抗蚀剂层690。图样化抗蚀剂层690包括露出衬底650的开口692和694。图样化抗蚀剂层690可以为正性或负性光刻胶材料。通过光刻图样化和/或蚀刻工艺形成图样化抗蚀剂层690。光刻工艺可包括光刻胶涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘焙)、其他适当工艺或它们的组合。可选地，通过其他方法实施或替代光刻曝光工艺，诸如无掩模光刻、电子束写入和离子束写入。在又一可选实施例中，光刻图样化工艺可以实施纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法。
在图24和图25中，去除通过图样化抗蚀刻层690的开口692和694露出的衬底650的部分，从而形成沟槽702和704。此后，如图26所示去除图样化抗蚀刻层690。可通过诸如干蚀刻工艺、湿蚀刻工艺、其他适当的蚀刻工艺或它们的组合的蚀刻工艺来去除衬底650的露出部分。在所示实施例中，通过等离子体蚀刻工艺去除露出的衬底650。沟槽702穿过衬底650延伸以露出绝缘体层630的顶面。沟槽702使旁路结构688与可移动MEMS区域隔离(具体地，与MEMS器件隔离)。沟槽704设置在可移动MEMS区域中，延伸穿过衬底650并以一定深度延伸到绝缘体层630中，具体地，延伸进绝缘体层630的腔(先前形成的构成642)中。可移动MEMS区域中衬底650的剩余部分710形成MEMS器件的各个部分。例如，衬底650的剩余部分710可形成MEMS器件的可移动部分。沟槽704还使旁路结构689与MEMS器件(具体地，MEMS器件的可移动部分)隔离。
通常，形成MEMS器件生成了电荷(电子)，这会对MEMS器件产生损伤。例如，累积的电荷会在被处理以形成MEMS器件的衬底(例如，在所示实施例中为衬底650)与接合至MEMS衬底(“固定衬底”)的衬底(例如，在所示实施例中为载体晶片320)之间产生电位差。电位差会对MEMS器件的可移动部分施加静电力，使得MEMS器件的可移动部分朝向固定衬底移动。例如，悬浮可移动结构的弹性结构可收缩以使可移动部分更接近固定衬底来移动。如果电位差足够大，则MEMS器件的可移动部分碰触固定衬底，通常会粘至固定衬底。这通常被称为静摩擦，会对器件引起严重损伤。
在所示实施例中，旁路结构688和689保护器件600在等离子体环境处理(诸如用于形成MEMS器件的等离子体蚀刻工艺)期间不遭受传统器件所引起的损伤。旁路结构688和689用作电旁路结构，使得蚀刻引起的电荷可以被放电。例如，在图24中，旁路结构688和689分别包括导电路径684和686以及载体晶片620的接地部分。随着衬底650被蚀刻，蚀刻引起的电荷(由电子表示)经由旁路结构688和689被释放到载体晶片620的接地部分。如上所述，载体晶片620的接地部分可以为设置在载体晶片620中的掺杂区域。旁路结构688和689使得衬底650和衬底610之间的任何电荷引起的电位差最小化。在所示实施例中，导电路径684和/或686之间的接口形成欧姆接触。欧姆接触可减小阻抗，使得可以更加有效地释放电荷并且容易地经由导电路径684和/或686从衬底650释放到载体晶片620。因此，即使在衬底650和载体晶片620之间产生小的浮置电位时，欧姆接触也可以确保电荷被释放。旁路结构688和689可以使传统处理中产生的蚀刻损伤(诸如静摩擦问题)最小化。旁路结构688和689不限于为蚀刻工艺期间生成的电荷(诸如等离子体蚀刻工艺期间生成的电荷)提供放电路径。旁路结构688和689还用作用于器件600的任何处理期间所生成的电荷(具体地，任何等离子体环境工艺期间所产生的电荷)的放电路径。
通过所示实施例示出了不可移动MEMS区域中的旁路结构688和可移动MEMS区域中的旁路结构689，器件600可包括不可移动MEMS区域中的旁路结构688(或单个旁路结构688)而没有可移动MEMS区域中的旁路结构689，或者包括可移动MEMS区域中的旁路结构689而没有不可移动MEMS区域中的旁路结构688。在一个实例中，可以在不可移动MEMS区域中形成单个旁路结构688。此外，在所示实施例中，在形成沟槽642、640和646之后(可以被称为在衬底610中形成腔之后)，衬底650接合至衬底610。在可选实施例中，在衬底610中形成腔之前，衬底650接合至图17所示的衬底610，此后形成接触680以及旁路结构688和689。
因此，本公开提供了可以减小在MEMS器件和/或CMOS-MEMS器件处理期间由等离子体引起的损伤的旁路结构。在所示实施例中，MEMS器件和/或CMOS-MEMS器件包括减小等离子体蚀刻引起的电荷的旁路结构。这不应该解释为将所公开的旁路结构限制为不减小其他类型的等离子体引起的损伤。例如，可以预期所公开的旁路结构可以减小通过由等离子体环境的工艺所引起的任何损伤。
本公开还提供了许多不同的旁路结构的实施例。不同的实施例可具有不同的优点，并且不是对任何实施例都必须要求诸如上面所述的具体优点。例如，一种方法包括：提供第一衬底，包括具有第一电压特性的CMOS器件和具有不同于第一电压特性的第二电压特性的掺杂区域；在第一衬底之上形成MLI结构，MLI结构具有与CMOS器件耦合的第一部分和与掺杂区域耦合的第二部分，其中，与掺杂区域耦合的第二部分和与CMOS器件耦合的第一部分相隔离；将第二衬底接合至MLI结构；以及蚀刻第二衬底以形成MEMS器件。在一个实例中，CMOS器件具有大于掺杂区域的穿通电压的击穿电压。
形成MLI结构可包括在介电层中形成多个导电部件，多个导电部件从CMOS器件和掺杂区域延伸到MLI结构的顶部导电层。蚀刻第二衬底以形成MEMS器件可包括等离子体蚀刻第二衬底。蚀刻第二衬底以形成MEMS器件可包括经由MLI结构中与掺杂区域耦合的第二部分对由蚀刻所引起的任何电荷进行放电。
该方法可进一步包括使MLI结构中与掺杂区域耦合的第二部分与MEMS器件隔离。在一个实例中，第二衬底的一部分与MLI结构中与掺杂区域耦合的第二部分相耦合；以及使MLI结构中与掺杂区域耦合的第二部分与MEMS器件隔离包括蚀刻第二衬底，使得第二衬底中与MLI结构的第二部分耦合的部分与MEMS器件相隔离。在另一实例中，第二衬底的一部分与MLI结构中与掺杂区域耦合的第二部分相耦合；以及使MLI结构中与掺杂区域耦合的第二部分与MEMS器件隔离包括在封装之后隔离第二衬底中与MLI结构的第二部分耦合的部分。
将第二衬底接合至MLI结构可包括：将第二衬底接合至MLI结构中与CMOS器件耦合的第一部分和MLI结构中与掺杂区域耦合的第二部分。该方法可进一步包括在MLI结构之上形成导电层，其中，导电层使MLI结构中与CMOS器件耦合的第一部分与MLI结构中与掺杂区域耦合的第二部分相耦合。在一个实例中，第一衬底还包括另一CMOS器件，MLI结构的第三部分与另一CMOS器件耦合；以及在MLI结构之上形成导电层，其中，导电层使MLI结构中与CMOS器件耦合的第一部分与MLI结构中与掺杂区域耦合的第二部分相耦合可进一步包括：使MLI结构中与CMOS器件耦合的第一部分与MLI结构中与另一CMOS器件耦合的第三部分相耦合。
在另一实例中，一种方法包括：提供第一衬底，包括CMOS器件；在第一衬底之上形成MLI结构，MLI结构具有与CMOS器件耦合的第一部分和与第一衬底的一部分耦合的第二部分，其中，MLI结构中与第一衬底的一部分耦合的第二部分和MLI结构中与CMOS器件耦合的第一部分相隔离；在MLI结构之上形成导电层，其中，导电层使MLI结构中与CMOS器件耦合的第一部分与MLI结构中与第一衬底的一部分耦合的第二部分相耦合；将第二衬底接合至MLI结构；以及蚀刻第二衬底以形成MEMS器件。MLI结构可包括顶部导电层，其中，每个CMOS器件都与对应的顶部导电层耦合；以及在MLI结构之上形成导电层可包括使与CMOS器件耦合的每一个对应的顶部导电层与MLI结构中与第一衬底的一部分耦合的第二部分的顶部导电层相耦合。MLI结构中与第一衬底的一部分耦合的第二部分的顶部导电层可以为接合焊盘。
该方法可进一步包括：蚀刻导电层以重新使MLI结构中与第一衬底的一部分耦合的第二部分与MLI结构中与CMOS器件耦合的第一部分相隔离。在MLI结构之上形成导电层可包括：形成Al层、TiN层、TiW层、Ti层和它们的组合中的一种。蚀刻第二衬底以形成MEMS器件可包括等离子体蚀刻第二衬底。等离子体蚀刻第二衬底可包括经由导电层和MLI结构中与第一衬底的一部分耦合的第二部分对由蚀刻引起的电荷进行放电。
在一个实例中，一种装置包括：第一衬底，包括CMOS器件；第二衬底，包括MEMS器件；以及互连结构，使CMOS器件和MEMS器件电耦合，其中，互连结构还包括与第一衬底耦合并与MEMS器件隔离的部分。该部分可以将第一衬底耦合至第二衬底，并且该部分可以与第一衬底的掺杂区域耦合。该装置可进一步包括导电层，设置在互连结构中与第一衬底耦合的部分的顶部导电层之上。顶部导电层可以为接合焊盘。
在一个实例中，一种装置包括：第一衬底；第二衬底，包括MEMS器件；绝缘体，设置在第一衬底和第二衬底之间；以及电旁路结构，设置在接触第一衬底的部分的绝缘体层中，其中，电旁路结构与第二衬底中的MEMS器件和第一衬底中的任何器件电隔离。电旁路结构是延伸穿过绝缘体层并接触第一衬底的部分的导电部件。导电部件可延伸穿过第二衬底。导电部件和第一衬底之间的接口形成欧姆接触，使得电旁路结构通过欧姆接触接地。第一衬底可包括互补金属氧化物半导体(CMOS)器件，并且导电部件可以是设置在绝缘体层中的互连结构的一部分，其中，互连结构将CMOS器件电耦合至MEMS器件，以及导电部件与CMOS器件电隔离。互连结构的一部分可接触第一衬底的掺杂区域。导电部件可包括设置在互连结构的一部分的顶部导电层(诸如接合焊盘)之上的导电层。电旁路结构可被设置在第一衬底和第二衬底的可移动MEMS区域、第一衬底和第二衬底的不可移动MEMS区域或二者中。
在另一实例中，一种装置包括：第一衬底，包括互补金属氧化物半导体(CMOS)器件；第二衬底，包括微机电系统(MEMS)器件；以及互连结构，使CMOS器件和MEMS器件电耦合，其中，互连结构包括接触第一衬底的部分并且与CMOS器件和MEMS器件电隔离。该部分接触第一衬底的掺杂区域。CMOS器件具有击穿电压，并且掺杂区域具有不同于击穿电压的穿通电压。导电层可设置在与第一衬底耦合的互连结构的部分的顶部导电层(诸如接合焊盘)之上。
在又一实施例中，一种方法包括：提供第一衬底和第二衬底；在设置在第一衬底和第二衬底之间的绝缘体层中形成电旁路结构，其中，电旁路结构接触第一衬底；以及在第二衬底中形成MEMS器件，其中，形成MEMS器件包括执行等离子体环境工艺，并且经由电旁路结构对通过等离子体环境工艺引起的任何电荷进行放电。等离子体环境工艺可以为蚀刻第二衬底的等离子体蚀刻。在绝缘体层中形成电旁路结构包括从第二衬底到第一衬底形成导电部件。导电部件可以与第一衬底的接地部分或第一衬底的掺杂区域形成接口。在一个实例中，第一衬底包括具有第一电压特性的互补金属氧化物半导体(CMOS)器件和具有不同于第一电压特性的第二电压特性的掺杂区域；以及在绝缘体层中形成电旁路结构包括形成互连结构，互连结构具有接触CMOS器件的第一部分和接触掺杂区域的第二部分。互连结构可形成在第一衬底、第二衬底或者第一衬底和第二衬底中。形成电旁路结构还包括在互连结构之上形成导电层，其中，导电层使互连结构中接触CMOS器件的第一部分与互连结构中接触掺杂区域的第二部分相耦合。在一个实例中，该方法还包括：在执行等离子体环境工艺之后，使互连结构的第一部分与互连结构的第二部分断开。
上面概述了若干实施例的部件，使得本领域的技术人员可以更好地理解详细描述。本领域的技术人员应该理解，他们可以容易地将本公开作为设计或修改用于执行与本文所引入的实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和范围的情况下进行各种改变、替换和修改。

Claims (10)

1.一种装置，包括：
第一衬底；
第二衬底，包括MEMS器件；
绝缘体层，设置在所述第一衬底和所述第二衬底之间；以及
电旁路结构，设置在接触所述第一衬底的部分的绝缘体层中，其中，所述电旁路结构与所述第二衬底中的所述MEMS器件和所述第一衬底中的任何器件电隔离。
2.根据权利要求1所述的装置，其中，所述电旁路结构是延伸穿过所述绝缘体层并接触所述第一衬底的部分的导电部件。
3.根据权利要求2所述的装置，其中，所述导电部件延伸穿过所述第二衬底。
4.根据权利要求2所述的装置，其中，所述导电部件和所述第一衬底之间的界面形成欧姆接触。
5.根据权利要求4所述的装置，其中，所述电旁路结构通过所述欧姆接触接地。
6.根据权利要求2所述的装置，其中：
所述第一衬底包括互补金属氧化物半导体CMOS器件；
所述导电部件是设置在所述绝缘体层中的互连结构的部分，其中，所述互连结构将所述CMOS器件电耦合至所述MEMS器件；以及
所述导电部件与所述CMOS器件电隔离。
7.根据权利要求6所述的装置，其中，所述互连结构的部分接触所述第一衬底的掺杂区域。
8.根据权利要求6所述的装置，其中，所述导电部件包括设置在所述互连结构的部分的顶部导电层上的导电层。
9.一种装置，包括：
第一衬底，包括互补金属氧化物半导体CMOS器件；
第二衬底，包括微机电系统MEMS器件；以及
互连结构，使所述CMOS器件与所述MEMS器件电耦合，其中，所述互连结构包括接触所述第一衬底并且与所述CMOS器件和所述MEMS器件电隔离的部分。
10.一种方法，包括：
提供第一衬底和第二衬底；
在设置在所述第一衬底和所述第二衬底之间的绝缘体层中形成电旁路结构，其中，所述电旁路结构接触所述第一衬底；以及
在所述第二衬底中形成MEMS器件，其中，形成所述MEMS器件包括执行等离子体环境工艺，并且经由所述电旁路结构对由所述等离子体环境工艺产生的任何电荷进行放电。
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