CN102637148B - 一种基于ddr sdram的栈式数据缓存装置及其方法 - Google Patents

Abstract

本发明有关于一种基于DDR SDRAM的栈式数据缓存装置及其方法，其中该装置包括：输入数据缓存模块，用于为写入DDR SDRAM的数据提供缓存；DDR SDRAM存储读写控制模块，连接所述输入数据缓存模块，用于对DDR SDRAM进行控制，向用户呈现以页面为单位，按照栈的方式进行数据的读写；DDR数据通路模块，连接所述DDR SDRAM存储读写控制模块，用于根据所述DDR SDRAM存储读写控制模块的读写控制，实现单边沿数据和双边沿数据之间的转换。本发明实现了高速数据缓存，并向用户呈现以页面为单位的栈式数据管理。

Description

一种基于DDR SDRAM的栈式数据缓存装置及其方法

技术领域

本发明涉及通信领域和图像数据处理领域高速大规模数据的栈式存储和操作，特别是涉及一种基于DDR SDRAM的栈式数据缓存装置及其方法。

背景技术

在高速通信和数据处理系统中，每秒有上百兆字节的数据流量，若要通过PCI总线、USB接口等快速通讯方式将采样数据传到主机进行处理或存入硬盘，则需要巨大总线带宽来实时传输数据，一般的总线或接口都难以做到，因此需要对高速数据进行一级缓存再上传给主机，以减轻总线传输压力和主机处理压力。

基于片上RAM或SRAM结构的缓存数据量一般在百兆以内，难以满足高速数据采集的存储需求；而DDR SDRAM可以缓存的数据量一般在千兆以上，100兆赫兹、16比特位宽的DDR SDRAM数据速率可以达到200兆字节每秒，完全可以满足高速数据采集缓存的需求，因此需要提出一种基于DDR SDRAM的栈式数据缓存装置及方法，用于实现高速数据缓存，同时向用户呈现以页面为单位的栈式数据管理模式，提高数据传输效率，方便用户使用。

发明内容

本发明的一目的在于提供一种基于DDR SDRAM的栈式数据缓存装置及其方法，用于实现高速数据缓存，并向用户呈现以页面为单位的栈式数据管理。

为了实现上述目的，本发明提供一种基于DDR SDRAM的栈式数据缓存装置，其特征在于，包括：

输入数据缓存模块，用于为写入DDR SDRAM的数据提供缓存；

DDR SDRAM存储读写控制模块，连接所述输入数据缓存模块，用于对DDR SDRAM进行控制，向用户呈现以页面为单位，按照栈的方式进行数据的读写；

DDR数据通路模块，连接所述DDR SDRAM存储读写控制模块，用于根据所述DDR SDRAM存储读写控制模块的读写控制，实现单边沿数据和双边沿数据之间的转换。

所述的基于DDR SDRAM的栈式数据缓存装置，其中，所述输入数据缓存模块进一步包括：用于缓存用户写入的数据的异步FIFO，所述异步FIFO大小为SDRAM的两个页面大小。

所述的基于DDR SDRAM的栈式数据缓存装置，其中，所述异步FIFO每接收完成一个页面的数据，所述输入数据缓存模块将与所述DDR SDRAM存储读写控制模块相连的数据有效信号置位，触发所述DDR SDRAM存储读写控制模块启动一次DDR SDRAM写操作；对DDR SDRAM的页面读请求，则直接转发至所述DDR SDRAM存储读写控制模块处理。

所述的基于DDR SDRAM的栈式数据缓存装置，其中，所述DDR SDRAM存储读写控制模块进一步包括：

初始化子模块，用于完成DDR SDRAM上电复位后的初始化；

栈读写指针控制子模块，连接所述初始化子模块，用于接收所述初始化子模块发出的初始化完成信号，通过栈顶指针对DDR SDRAM的数据写入和读出进行存取控制；

读写及刷新控制子模块，连接所述初始化子模块、所述栈读写指针控制子模块，用于接收所述初始化子模块发出的初始化完成信号，并根据所述栈读写指针控制子模块提供的读写请求和读写的页面地址，对DDR SDRAM进行读写控制，并实现DDR SDRAM自动刷新的正确性。

所述的基于DDR SDRAM的栈式数据缓存装置，其中，所述栈读写指针控制子模块以后入先出的存取方式管理DDR SDRAM的数据写入和读出，并对栈满和空状态进行判断，当栈非满时，向DDR SDRAM中写入数据，当栈未空时，从DDR SDRAM中读出数据。

所述的基于DDR SDRAM的栈式数据缓存装置，其中，所述读写及刷新控制子模块通过单次8字节突发传输之间的无缝连接，实现页面式的突发传输，通过动态刷新时间间隔，保证页面突发传输不间断情况下DDR SDRAM自动刷新的正确性。

所述的基于DDR SDRAM的栈式数据缓存装置，其中，所述DDR数据通路模块进一步包括：

读取数据通路模块，用于将从DDR SDRAM读取的双边沿8位数据转换为单边沿16位数据；

写入数据通路模块，用于将向DDR SDRAM写入的单边沿16位数据转换为双边沿8位数据。

为了实现上述目的，本发明还提供一种所述装置实现的基于DDR SDRAM的栈式数据缓存方法，所述装置按照栈的方式进行数据的读写，其特征在于，包括：

步骤一，所述装置在上电复位后对DDR SDRAM进行初始化；

步骤二，所述装置进入系统空闲状态，判断用户的操作类型，若操作类型为写入操作，则进入步骤三，若操作类型为读取操作，则进入步骤四；

步骤三，判断栈是否已满，若栈已满，则不能进行数据写入操作，置写入操作失败，转入步骤二；若栈非满，则跳转至步骤五；

步骤四，判断栈是否为空，若栈空，则不能进行数据读出操作，置读取操作失败，转入步骤二；若栈非空，则跳转至步骤六；

步骤五，以页面为单位写入数据，连续启动Burst为8的DDR SDRAM写操作；

步骤六，以页面为单位读出数据，连续启动Burst为8的DDR SDRAM读操作。

所述的基于DDR SDRAM的栈式数据缓存方法，其中，所述步骤五中，包括：

当写入次数达到2^(logP-3)时，转入步骤二，其中P为页面的大小，logP为以2为底，P的对数。

所述的基于DDR SDRAM的栈式数据缓存方法，其中，所述步骤六中，包括：

当读取次数达到2^(logP-3)时，转入步骤二，其中P为页面的大小，logP为以2为底，P的对数。

与现有技术相比，本发明的有益技术效果在于：

本发明采用基于DDR SDRAM的数据存储，使得单片DDR SDRAM的容量可达512MB，双边沿的数据传输可使数据速率达400MB/s，不仅能够满足大容量缓存的需求，而且能够满足高速数据传输速率的需求。而栈结构在逆序重排，以及高速缓存的替换策略中有着较广泛的使用。本发明按栈的方式，以页面为单位控制DDR SDRAM的读写，可以达到线速数据处理要求，提高数据存取效率。

本发明提供的基于DDR SDRAM的栈数据缓存装置，能够实现高速数据缓存，并向用户呈现以页面为单位的栈式数据管理。

附图说明

图1是本发明基于DDR SDRAM的栈式数据缓存装置结构图；

图2是本发明输入数据缓存模块示意图；

图3是本发明DDR SDRAM存储读写控制模块示意图；

图4是本发明基于DDR SDRAM的栈式数据缓存装置工作流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的一种基于DDR SDRAM的栈式数据缓存装置实现方式及操作方法进行进一步详细说明。

如图1所示，是本发明基于DDR SDRAM的栈式数据缓存装置结构图。该装置可以为高速数据传输处理提供大容量缓存，并为所存储的数据提供栈式的管理方式。

该装置100包括三大模块：输入数据缓存模块10、DDR SDRAM存储读写控制模块20、DDR数据通路模块30。

输入数据缓存模块10，用于为写入DDR SDRAM芯片(简称DDRSDRAM)200的数据提供缓存，以FIFO模式实现小容量缓存输入数据，用以保证输入数据到DDR SDRAM 200的无延迟存储。

DDR SDRAM存储读写控制模块20，用于实现完整的DDR SDRAM控制器功能，包括DDR SDRAM 200的初始化控制，读写控制及自动刷新控制，具体包括：完成DDR SDRAM 200存储的初始化，读写操作信号控制，SDRAM定时数据刷新等功能，向用户呈现以页面为单位，按照栈的方式进行数据的读写。

DDR数据通路模块30，用于实现单边沿数据和双边沿数据之间的转换，为写入DDR SDRAM 200的数据提供单边沿触发到双边沿触发的转换，为从DDR SDRAM 200读出的数据提供双边沿触发到单边沿触发的转换。

进一步地，DDR数据通路模块30包括：读取数据通路模块301和写入数据通路模块302。

读取数据通路模块301，用于将从DDR SDRAM 200读入的双边沿8位数据转换为单边沿16位数据；

写入数据通路模块302，用于将向DDR SDRAM 200写入的单边沿16位数据转换为双边沿8位数据。

本发明中，栈操作的基本数据单位是页面，即DDR SDRAM 200每个Bank中的一行。该装置100中DDR SDRAM 200这一存储单元的地址编码格式如下表1所示，行地址位于高地址位，列地址位于低地址位。采用此类编址方式，可以充分利用SDRAM同时打开多个Bank的特点，减少读写过程中的预充电次数。

表1

高地址位		低地址位
			行地址	Bank地址	列地址

如图2所示，是本发明输入数据缓存模块示意图。结合图1，输入数据缓存模块10主要包含一个异步FIFO(先进先出寄存器)，用于缓存用户写入的数据。

该异步FIFO大小为SDRAM的两个页面大小，该异步FIFO每接收完成一个页面的数据，输入数据缓存模块10就将与DDR SDRAM存储读写控制模块20相连的数据有效信号置位，触发DDR SDRAM存储读写控制模块20启动一次DDR SDRAM写操作。对DDR SDRAM 200的页面读写请求，则直接转发至DDR SDRAM存储读写控制模块20。

结合图2，输入数据缓存模块10的存储量大小为两个页面大(一个页面大小一般为两兆字节，但也不做限定)，因此将其划分为两个页面(即页面0、页面1)进行读写管理，即每次写数据是不间断连续地写入一个页面大小的数据(两兆数据)，每次读数据也是不间断连续的读出一个页面大小的数据(两兆数据)。

当输入数据缓存模块10接收到写请求时，从输入数据总线上接收外部模块采集到的数据，存放在一个空闲页面里，并一直接收数据直到把这个页面写满；当输入数据缓存模块10中至少有一个页面已经写满时，该模块就将数据有效信号拉高，通知DDR SDRAM存储读写控制模块20数据已经准备好了，DDR SDRAM存储读写控制模块20就向输入数据缓存模块10发出读请求，输入数据缓存模块10就将其内部已满页面的数据发送到写数据总线上，DDRSDRAM存储读写控制模块20从该写数据总线上将数据取走，发送给DDRSDRAM 200，该数据发送过程持续直到输入数据缓存模块10中已满页面的数据全部被取走。

当输入数据缓存模块10接收到读请求时，它将该读请求直接转发给DDRSDRAM存储读写控制模块20，DDR SDRAM存储读写控制模块20收到该读请求后，就向DDR SDRAM 200发出读请求，DDR SDRAM 200将数据通过DDR数据通路模块30发送出来。

如图3所示，是本发明DDR SDRAM存储读写控制模块示意图。结合图1，DDR SDRAM存储读写控制模块20包括初始化子模块201、栈读写指针控制子模块202、读写及刷新控制子模块203。

初始化子模块201，用于完成DDR SDRAM 200上电复位后的初始化构成，包括内部寄存器的配置和一系列充电刷新操作。初始化完成后，初始化子模块201向栈读写指针控制子模块202、读写及刷新控制子模块203发出初始化完成信号。

栈读写指针控制子模块202，包含一个栈顶指针；该栈顶指针以页面为单位索引整个DDR SDRAM 200的存储单元，以后入先出的存取方式管理数据写入和读出，并实现栈满和空状态的判断，当栈非满时，向DDR SDRAM 200中写入数据，当栈未空时，从DDR SDRAM 200中读出数据。此外，栈读写指针控制子模块202将输入数据缓存模块10提供的读写请求转发给读写及刷新控制子模块203，并根据栈顶指针的值提供具体读写的页面首地址。

读写及刷新控制子模块203，用于管理DDR SDRAM 200的读写地址(该地址是每次读写DDR SDRAM 200时要用到的地址，以页面为单位是指读写过程是连续的，直到读写完一整个页面(两兆)的数据)，发出满足DDR SDRAM200特定时序的预充电命令、读命令或写命令和写入数据；通过单次8字节突发传输之间的无缝连接，实现页面式的突发传输；通过动态刷新时间间隔管理，保证页面突发传输不间断情况下SDRAM自动刷新的正确性。

进一步地，读写及刷新控制子模块203从栈读写指针控制子模块202接收到读请求时，首先根据栈读写指针控制子模块202的读地址生成DDR SDRAM200的读地址，然后向DDR SDRAM 200发出读数据命令和读地址，在DDRSDRAM 200通过数据通路模块30的读取数据通路模块302往外读出数据时，读写及刷新控制子模块203会对读出数据的量进行计数，当连续读出一个页面(两兆)数据的时候，读写及刷新控制子模块203会将读写完成信号拉高，表示数据读完成。

进一步地，读写及刷新控制子模块203从栈读写指针控制子模块202接收到写请求时，首先根据栈读写指针控制子模块202的写地址生成DDR SDRAM200的写地址，然后向DDR SDRAM 200发出写数据命令和写地址，在DDRSDRAM 200准备好之后，通过数据通路模块30中的写入数据通路模块301向DDR SDRAM 200写入数据，读写及刷新控制子模块203会对写入数据的量进行计数，当连续写入一个页面(两兆)数据的时候，读写及刷新控制子模块203会将读写完成信号拉高，表示数据写完成。

如图4所示，是本发明基于DDR SDRAM的栈式数据缓存装置工作流程图。

当用户进行栈式读写操作时，装置100需要判断栈是否为空或栈是否溢出，本发明中栈满或空的判断算法为：

若栈深度为2^N，栈顶指针长度则为N位；栈顶指针指向的是下一次读写操作实施的存储单元的地址。执行一次读操作，栈顶指针减1；执行一次写操作，栈顶指针加1；栈顶指针为0时栈空，栈顶指针等于栈大小2^N时栈满。

以如上判定算法为基础，结合图1-3，本发明按如图4所示流程工作如下：

步骤401，装置100在上电复位后，首先进行DDR SDRAM 200初始化工作。DDR SDRAM 200初始化工作由DDR SDRAM存储读写控制模块20中的初始化子模块201完成，具体工作流程符合标准的DDR SDRAM操作规范。初始化过程中，在设置DDR SDRAM 200的模式寄存器步骤要将DDR SDRAM芯片200设置为8字节突发读写模式，为后续数据读写做准备，跳转至步骤402。

进一步地，步骤401中，判断DDR SDRAM初始化工作是否完成，若未完成，则继续进行初始化工作，若完成，进入下一步；

步骤402，装置100进入系统空闲状态，等待用户的读写操作，装置100中的数据写操作优先于数据读操作。首先判断操作类型，若为写入操作，则跳转至步骤403，若为读取操作，跳转至步骤405。

步骤403，判断栈是否已满，若栈已满，则不能进行数据写入操作，置写入操作失败，跳转至步骤401；若栈非满，则跳转至步骤404。

步骤404，以页面为单位向DDR SDRAM 200中写入数据，连续启动Burst为8的SDRAM写操作，当写入次数达到2^(logP-3)时，跳转至步骤402，其中P为页面的大小，logP为以2为底，P的对数。

步骤405，判断栈是否为空，若栈为空，则不能进行数据读出操作，置读取操作失败，跳转至步骤402；若栈非空，则跳转至步骤406。

步骤406，以页面为单位从DDR SDRAM 200中读出数据，连续启动Burst为8的SDRAM读操作，当读取次数达到2^(logP-3)时，跳转至步骤402，其中P为页面的大小，logP为以2为底，P的对数。

本发明提供的基于DDR SDRAM的栈式数据缓存装置，是按栈的方式，以页面为单位控制DDR SDRAM的读写，可以达到线速数据处理要求，提高数据存取效率。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种基于DDR SDRAM的栈式数据缓存装置，其特征在于，包括：

输入数据缓存模块，用于为写入DDR SDRAM的数据提供缓存；

DDR SDRAM存储读写控制模块，连接所述输入数据缓存模块，用于对DDR SDRAM进行控制，向用户呈现以页面为单位，按照栈的方式进行数据的读写，其中，该DDR SDRAM的存储单元的编址格式为行地址位于高位，列地址位于低位；

DDR数据通路模块，连接所述DDR SDRAM存储读写控制模块，用于根据所述DDR SDRAM存储读写控制模块的读写控制，实现单边沿数据和双边沿数据之间的转换。

2.根据权利要求1所述的基于DDR SDRAM的栈式数据缓存装置，其特征在于，所述输入数据缓存模块进一步包括：用于缓存用户写入的数据的异步FIFO，所述异步FIFO大小为SDRAM的两个页面大小。

3.根据权利要求2所述的基于DDR SDRAM的栈式数据缓存装置，其特征在于，

所述异步FIFO每接收完成一个页面的数据，所述输入数据缓存模块将与所述DDR SDRAM存储读写控制模块相连的数据有效信号置位，触发所述DDR SDRAM存储读写控制模块启动一次DDR SDRAM写操作；对DDRSDRAM的页面读请求，则直接转发至所述DDR SDRAM存储读写控制模块处理。

4.根据权利要求1所述的基于DDR SDRAM的栈式数据缓存装置，其特征在于，所述DDR SDRAM存储读写控制模块进一步包括：

初始化子模块，用于完成DDR SDRAM上电复位后的初始化构成；

栈读写指针控制子模块，连接所述初始化子模块，用于接收所述初始化子模块发出的初始化完成信号，通过栈顶指针对DDR SDRAM的数据写入和读出进行存取控制；

读写及刷新控制子模块，连接所述初始化子模块、所述栈读写指针控制子模块，用于接收所述初始化子模块发出的初始化完成信号，并根据所述栈读写指针控制子模块提供的读写请求和读写的页面地址，对DDR SDRAM进行读写控制，并实现DDR SDRAM自动刷新的正确性。

5.根据权利要求4所述的基于DDR SDRAM的栈式数据缓存装置，其特征在于，所述栈读写指针控制子模块以后入先出的存取方式管理DDR SDRAM的数据写入和读出，并对栈满和空状态进行判断，当栈非满时，向DDR SDRAM中写入数据，当栈未空时，从DDR SDRAM中读出数据。

6.根据权利要求4所述的基于DDR SDRAM的栈式数据缓存装置，其特征在于，所述读写及刷新控制子模块通过单次8字节突发传输之间的无缝连接，实现页面式的突发传输，通过动态刷新时间间隔，保证页面突发传输不间断情况下DDR SDRAM自动刷新的正确性。

7.根据权利要求1所述的基于DDR SDRAM的栈式数据缓存装置，其特征在于，所述DDR数据通路模块进一步包括：

读取数据通路模块，用于将从DDR SDRAM读取的双边沿8位数据转换为单边沿16位数据；

写入数据通路模块，用于将向DDR SDRAM写入的单边沿16位数据转换为双边沿8位数据。

8.一种如权利要求1-7任一所述装置实现的基于DDR SDRAM的栈式数据缓存方法，所述装置按照栈的方式进行数据的读写，其特征在于，包括：

步骤一，所述装置在上电复位后对DDR SDRAM进行初始化，其中，DDRSDRAM的模式寄存器将DDR SDRAM设置为8字节突发读写模式；

步骤二，所述装置进入系统空闲状态，判断用户的操作类型，其中栈数据缓存装置中的数据写操作优先于数据读操作，若操作类型为写入操作，则进入步骤三，若操作类型为读取操作，则进入步骤四；

步骤三，判断栈是否已满，若栈已满，则不能进行数据写入操作，置写入操作失败，转入步骤二；若栈非满，则跳转至步骤五；

步骤四，判断栈是否为空，若栈空，则不能进行数据读出操作，置读取操作失败，转入步骤二；若栈非空，则跳转至步骤六；

步骤五，以页面为单位写入数据，连续启动Burst为8的DDR SDRAM写操作；

步骤六，以页面为单位读出数据，连续启动Burst为8的DDR SDRAM读操作。

9.根据权利要求8所述的基于DDR SDRAM的栈式数据缓存方法，其特征在于，所述步骤五中，包括：

当写入次数达到2^(logP-3)时，转入步骤二，其中P为页面的大小，logP为以2为底，P的对数。

10.根据权利要求8所述的基于DDR SDRAM的栈式数据缓存方法，其特征在于，所述步骤六中，包括：

当读取次数达到2^(logP-3)时，转入步骤二，其中P为页面的大小，logP为以2为底，P的对数。