CN102510209A - 采用分时复用模数转换器的数字功率因数校正控制器 - Google Patents

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Abstract

一种采用分时复用模数转换器的数字功率因数校正控制器，设有模数转换电路、补偿算法逻辑电路、脉宽调制器电路和功率因数校正基本拓扑电路，模数转换电路包括分频器、状态机、计数器、译码器、与门、SR锁存器、A / D转换电路、减法器、第一、第二、、第三3个传输门以及由第一、第二、第三3个相同的D触发器依次串联构成的第一、第二、第三3个移位寄存器。依靠对一个模数转换器的分时复用取代现有数字功率因数校正控制器中的三个模数转换器，实现三路信号的模数转换。在每个控制处理周期，只进行三次转换，其余时间模数转换器不工作，简化了功率因数校正转换器的电路设计，有效减小芯片面积，降低功耗。

Description

采用分时复用模数转换器的数字功率因数校正控制器
技术领域
本发明涉及一种采用分时复用模数转换器的数字功率因数校正控制器，属于集成电路设计，隶属电子技术领域。
背景技术
功率因数校正控制器可以减小开关电源等电力电子装置对电网产生的谐波污染，以保证电网质量、提高电网的可靠性，并且随着世界能源危机的不断加深，各国对用电设备的功率因素考核相关规定正日趋严格，对功率因数要求变高，应用功率因数校正控制器的场合也将扩大。
由于数字功率因数校正控制器可以显著降低成本，简化设计，提高精度，并且可以实现各种复杂的算法，对外部条件变化的敏感度也较低。基于以上优势，数字功率因数校正控制器正在成为人们关注的另一个研究热点。
通常在数字功率因数校正控制器的设计中，需要对多路信号(输入电压、输入电流和输出电压)进行采样，并将其转换为数字量。现有的解决方案是使用多个模数转换器对各路信号进行转换。而事实上，多个模数转换器在一个控制处理周期内并不是持续工作的，没有充分发挥作用。
发明内容
本发明提供了一种采用分时复用模数转换器的数字功率因数校正控制器，对一个模数转换器采用分时复用取代现有数字功率因数校正控制器中的三个模数转换器，可以有效减小芯片面积，降低功耗，并且降低功率因数校正控制器的设计复杂度。简化了数字功率因数校正控制器的电路结构。
本发明采用的技术方案为：一种采用分时复用模数转换器的数字功率因数校正控制器，设有模数转换电路、补偿算法逻辑电路、脉宽调制器电路和功率因数校正基本拓扑电路，其特征是：模数转换电路包括分频器、状态机、计数器、译码器、与门、SR锁存器、A/D转换电路、减法器、第一、第二、第三3个传输门以及由第一、第二、第三3个相同的D触发器依次串联构成的第一、第二、第三3个移位寄存器，前一级D触发器的同相输出端与后一级D触发器的D输入端相连；分频器的输入端与外部时钟连接，分频器设有第一、第二、第三、第四及第五5个输出端，分频器的第一输出端与状态机的时钟端相连，第二输出端与SR锁存器的置位端相连，第三输出端与A/D转换电路的时钟端连接，第四输出端与补偿算法逻辑电路的时钟端连接，第五输出端与脉宽调制器电路的时钟端相连；状态机的输出端产生时钟标志信号分别与计数器的时钟端及第一、第二、第三3个移位寄存器的时钟端连接；计数器的一个输出端分别连接译码器及与门的一个输入端，计数器的另一个输出端分别连接译码器及与门的另一个输入端；译码器设有3个输出端，分别连接第一、第二、第三传输门的开关信号输入端，第一、第二、第三传输门的输入端分别连接功率因数校正基本拓扑电路中的输出电压、输入电流、输入电压待采样信号，第一、第二、第三传输门的输出端均连接A/D转换电路；与门输出端连接SR锁存器的复位端，SR锁存器的输出端连接A/D转换电路使能信号端，A/D转换电路的数字值输出端与第一移位寄存器的D输入端相连，第一移位寄存器和第二移位寄存器的同相输出端还分别连接到补偿算法逻辑电路3个输入端中的2个输入端，第三移位寄存器的输出端连接减法器的负向端，减法器的同相输入端连接基准参考信号，减法器输出端连接补偿算法逻辑电路的第3个输入端；补偿算法逻辑电路的占空比指令输出端与脉宽调制器电路的输入端相连，脉宽调制器电路输出PWM控制脉冲至功率因数校正基本拓扑电路。
本发明的优点及有益效果：依靠对一个模数转换器的分时复用取代现有数字功率因数校正控制器中的三个模数转换器，实现三路信号的模数转换。在每个控制处理周期，只进行三次转换，其余时间模数转换器不工作。这样一来，简化了功率因数校正转换器的电路设计，可以有效减小芯片面积，降低功耗，得到了一个更为优化的数字功率因数校正转换器，具有一定的通用性。
附图说明
图1是本发明的电路图；
图2是本发明三路复用的模数转换器分时采样的时序图；
图3是现有技术数字功率因数校正控制器电路的结构框图；
图4是现有技术数字功率因数校正控制器中数模转换器的工作时序图。
具体实施方式
参看图1，本发明包括模数转换电路1、补偿算法逻辑电路2、脉宽调制器电路3和功率因数校正基本拓扑电路4。与现有技术图3相比，只是模数转换电路1采用了分时复用，其余电路相同。本发明模数转换电路1对功率因数校正基本拓扑电路4的输入电压、输入电流和输出电压进行采样和模数转换，并将转换之后的数字值送到补偿算法逻辑电路2，模数转换电路1包括分频器101、状态机102、计数器103、译码器104、第一传输门105、第二传输门106、第三传输门107、与门108、SR锁存器109、A/D转换电路110、第一移位寄存器111、第二移位寄存器112、第三移位寄存器113以及减法器114。分频器101的输入端与外部时钟clock连接，分频器101第一输出端clkstatemachine为状态机102的工作时钟，第二输出端clksample与SR锁存器(109)的置位端相连，第三输出端clkADC为A/D转换电路109的工作时钟，第四输出端clkcompensator与补偿算法逻辑电路2的时钟端连接，第五输出端clkPWM与脉宽调制器电路3的时钟端连接。状态机102的输出Tfinished为时钟标志信号，每个系统采样周期输出三个高电平脉冲，每个高电平脉冲标志一次模数转换完成，Tfinished与计数器103的时钟端和三个移位寄存器的时钟端连接。计数器103循环输出00、01、11、10，与译码器104连接，计数器103依次输出00、01、11时，表明A/D转换电路110正依次对三路采集到的信号进行转换，当输出变为10时，表明三路转换完毕。译码器104，当输入为00时，输出001，表示A/D转换电路110对第一路信号进行模数转换；当输入为01时，输出010，表示A/D转换电路110对第二路信号进行模数转换；当输入为11时，输出001，表示A/D转换电路110对第三路信号进行模数转换；当输入为10时，输出为100。译码器104的输出分别接到三个传输门，作为开关信号。第一传输门105的输入连接到功率因数校正基本拓扑电路中Ro1与Ro2之间，为待采样的输出电压Vo(t)。第二传输门106的输入连接到功率因数校正基本拓扑电路中Rs与RFB2之间，为待采样的输入电流Iin(t)。第三传输门107的输入端接连接到功率因数校正基本拓扑电路中RFB1与RFB2之间，为待采样的输入电压Vin(t)。三个传输门的输出端均接到A/D转换电路110。与门108的输入端与计数器103的输出端连接，与门108输出端连接到SR锁存器109的复位端，仅当计数器103输出10时，与门108输出高电平。SR锁存器109的输出端ENADC与A/D转换电路110连接，ENADC为A/D转换电路110的使能信号，在clksample信号上升沿来临时置位，在三路转换完成时复位，由此控制A/D转换电路110的工作。A/D转换电路110的数字值输出端与所述第一移位寄存器111的D输入端相连，所述第一移位寄存器111、第二移位寄存器112、第三移位寄存器113是3个相同的D触发器串连构成，前一级D触发器的同相输出端与后一级D触发器的D输入端相连，第一移位寄存器111和第二移位寄存器112的同相输出端同时还连接到所述补偿算法逻辑电路2，第三移位寄存器113的输出端连接到减法器114的负向端，所有移位寄存器的时钟端都连接到所述状态机102的时钟标志端Tfinished。减法器114的同相输入端连接有基准参考信号Vref，减法器114的输出端连接到所述补偿算法逻辑电路2。补偿算法逻辑电路2有时钟端和三个输入端，其中，时钟端与分频器101第四输出端输出的补偿算法逻辑电路时钟信号clkcompensator相连，第一输入端与第一移位寄存器111同相输出端相连，第二输入端与第二移位寄存器寄存器112的同相输出端相连，第三输入端与减法器114的输出端相连，补偿算法逻辑电路2的占空比指令输出端与脉宽调制器电路3的输入端相连。脉宽调制器电路3的时钟端与分频器第五输出端输出的脉宽调制器电路时钟信号clkPWM连接，输入端与补偿算法逻辑电路2的占空比指令输出端相连，输出端给出PWM控制脉冲，PWM控制脉冲给到功率因数校正基本拓扑电路中MOS管的栅极，进而实现功率因数校正功能。
图3为现有技术数字功率因数校正控制器电路的结构框图，采用了三个独立的模数转换器进行模数转换。相较于图1中本发明的结构框图，不难发现，采用分时复用模数转换器的功率因数校正控制器电路结构更为简单，从而有效减小了芯片的面积。
本发明的工作原理及工作过程：
参看图1和图2，本发明为一种采用分时复用模数转换器的数字功率因数校正控制器，外部时钟经过分频器产生Tfinished、clkADC和clksapple，clkADC为A/D转换电路的工作时钟，clksample为系统的采样时钟，Tfinished标识每一次模数转换结束。当系统采样信号clksample上升沿到来时，SR锁存器置高，使得A/D转换电路势能信号ENADC为高电平，A/D转换电路开始工作，电路首先要对所需的输入电压Vin(t)、输入电流Iin(t)和输出电压Vo(t)进行采样，三路待采样信号分别接到三个传输门，三个传输门依次打开，每次打开时间为一次模数转换的时间，传输门的开关信号来自译码器电路，译码器对计数器产生的四种状态进行译码，当计数器输出00时，表示对第一路信号进行采样和模数转换，译码器输出100，当计数器输出01时，表示对第二路信号进行采样和模数转换，译码器输出010，当计数器输出11时，表示对第三路信号进行采样和模数转换，译码器输出001，当计数器输出10时，表示三路信号转换完成，译码器输出100。而此时，计数器的输出10经与门将SR锁存器复位，ENADC为低电平，A/D转换电路关断。A/D转换电路的输出接到第一移位寄存器，三个移位寄存器为三个相同的D触发器，前一级D触发器的同相输出端与后一级D触发器的D输入端相连，Tfinished信号连接到移位寄存器的时钟端，即每次模数转换完成，移位寄存器进行一次移位，三次完成后，三个移位寄存器中保存的即为模数转换后的输入电压、输入电流和输出电压的数字值Vin[n]、iL[n]和Vo[n]。补偿算法逻辑电路在三次转换完成之后读取数字值，基准参考信号Vref与Vo[n]做差，送到补偿算法逻辑电路，Vin[n]和iL[n]也给到补偿算法逻辑电路，补偿算法逻辑电路输出占空比指令d[n]给到脉宽调制器，脉宽调制器输出PWM控制脉冲，PWM控制脉冲给到功率因数校正基本拓扑电路上，进而实现功率因数校正功能。
图2中，clksample为系统采样时钟，clkcompensator为补偿读取模数转换结果的控制时钟，Tfinished为每次模数转换结束标志信号，ENADC为A/D转换电路使能信号，Sel_Vo(t)、Sel_Vin(t)和Sel_Iin(t)为A/D转换电路输入选择信号，Shifit Register1、Shifit Register2和Shifit Register3为三个移位寄存器。从图中可以看出，每个系统采样周期，分别对输入电压、输入电流和输出电压进行模数转换，并存储到三个移位寄存器中，每转换完三路信号后，模数转换电路便不再工作，直到下一个系统采样时钟上升沿到来。相比之下，图4现有的技术方案中，使用三个独立的模数转换器分别对输入电压、输入电流和输出电压进行模数转换，补偿读取之后，三个模数转换器仍在不停工作，而这是不必要的。因此，本发明有效地降低了系统的功耗。

Claims (1)

1. 一种采用分时复用模数转换器的数字功率因数校正控制器，设有模数转换电路、补偿算法逻辑电路、脉宽调制器电路和功率因数校正基本拓扑电路，其特征是：
模数转换电路包括分频器、状态机、计数器、译码器、与门、SR锁存器、A/D转换电路、减法器、第一、第二、第三3个传输门以及由第一、第二、第三3个相同的D触发器依次串联构成的第一、第二、第三3个移位寄存器，前一级D触发器的同相输出端与后一级D触发器的D输入端相连；分频器的输入端与外部时钟连接，分频器设有第一、第二、第三、第四及第五5个输出端，分频器的第一输出端与状态机的时钟端相连，第二输出端与SR锁存器的置位端相连，第三输出端与A/D转换电路的时钟端连接，第四输出端与补偿算法逻辑电路的时钟端连接，第五输出端与脉宽调制器电路的时钟端相连；状态机的输出端产生时钟标志信号分别与计数器的时钟端及第一、第二、第三3个移位寄存器的时钟端连接；计数器的一个输出端分别连接译码器及与门的一个输入端，计数器的另一个输出端分别连接译码器及与门的另一个输入端；译码器设有3个输出端，分别连接第一、第二、第三传输门的开关信号输入端，第一、第二、第三传输门的输入端分别连接功率因数校正基本拓扑电路中的输出电压、输入电流、输入电压待采样信号，第一、第二、第三传输门的输出端均连接A/D转换电路；与门输出端连接SR锁存器的复位端， SR锁存器的输出端连接A/D转换电路使能信号端， A/D转换电路的数字值输出端与第一移位寄存器的D输入端相连，第一移位寄存器和第二移位寄存器的同相输出端还分别连接到补偿算法逻辑电路3个输入端中的2个输入端，第三移位寄存器的输出端连接减法器的负向端，减法器的同相输入端连接基准参考信号，减法器输出端连接补偿算法逻辑电路的第3个输入端；补偿算法逻辑电路的占空比指令输出端与脉宽调制器电路的输入端相连，脉宽调制器电路输出PWM控制脉冲至功率因数校正基本拓扑电路。
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