CN102498520A - Dqs重新同步校准 - Google Patents

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Abstract

本发明公开了读取接口电路，其促进使用源-同步时钟信号校准读取接口。在一个实施例中，可配置读取接口电路允许特定读取路径被配置用于校准目标器件的读取接口。特别地，提供了多个读取路径，每个读取路径具有可配置多路复用器(“MUX”)，其耦合到读取路径的捕获寄存器，以便多路复用器可被配置成选择耦合到捕获寄存器的反相输出的输入，或耦合到读取数据路径中在先寄存器的输入。当捕获寄存器的反相输出被选择时，在捕获寄存器的时钟输入提供的源-同步时钟信号(如DQS或延迟的DQS信号)导致在捕获寄存器输出的触发信号。在一个实施例中，提供该触发信号给由重新同步时钟信号计时的重新同步寄存器。对于重新同步时钟信号的各种可能相位，比较该触发信号和在耦合到重新同步时钟信号的触发寄存器产生的另一个触发信号，从而确定重新同步时钟信号的优选相位。对于其他读取路径，耦合到类似捕获寄存器的多路复用器被配置成选择耦合到读取路径中在先寄存器的输入，以便读取路径可用作进入数据信号(如，DQ信号)的路径。

Description

DQS重新同步校准
技术领域
本发明涉及数字电路时序和计时(timing and clocking)领域。
背景技术
当数字信号从源器件到目标器件跨越时钟域边界时，数字信号必须被捕获和同步化以匹配目标器件的计时要求。有时必须相对源-同步时钟信号的相位调整目标-同步时钟信号的相位从而最小化目标器件读取源器件提供的数据的错误的数目。
发明内容
在某些方法中，已知的“训练”数据模式(“training”data pattern)是由目标器件写入到源器件，然后由目标器件从源器件读回。目标器件读取的训练模式然后用于校准目标器件的时钟信号(“重新同步”时钟)以最大化在由重新同步(re-sync)时钟信号计时的重新同步寄存器的数据的读取精度。然而，该方法有缺点，即要求数据被写入到原器件且然后由目标器件读回，这进而可延迟读取校准过程。该方法还有一个缺点是要求覆盖/重写源器件的现有存储器内容。而且，这类方法要求首先完成写入校准过程以确保数据精确写入到源器件。
在本发明的一个实施例中，可配置读取接口电路允许配置特定的读取路径用于校准目标器件的读取接口。具体地，提供多个读取路径，每个读取路径具有可配置多路复用器(“mux”)，其耦合到读取路径的捕获寄存器，以便多路复用器可被配置成选择耦合到捕获寄存器的反相输出的输入，或耦合到读取数据路径中在先寄存器(prior register)的输入。当捕获寄存器的反相输出被选择时，在捕获寄存器的时钟输入处提供的源同步时钟信号(如DQS或延迟DQS信号)产生捕获寄存器输出处的触发信号(toggle signal)。在一个实施例中，该触发信号被提供给由重新同步时钟信号计时的重新同步寄存器。为重新同步时钟信号的各种可能相位(phase)比较该触发信号与在耦合到重新同步时钟信号的触发寄存器产生的另一个触发信号，以确定重新同步时钟信号的优选相位。对于其他读取路径，耦合到类似捕获寄存器的多路复用器被配置选择耦合到读取路径中在先寄存器的输入，以便读取路径可用作进入数据信号(如DQ信号)的路径。这些和其他实施例将在下面进一步详细描述。
附图说明
仅为了说明的目的，参考附图描述本发明的具体实施例的几个方面。
图1示出根据本发明实施例的读取接口电路。
图2示出图1中读取接口电路利用的各种信号的时序。
图3示出设置和利用图1中读取接口电路以使用源-同步时钟信号校准读取接口的方法。
图4示出包括可编程逻辑器件的数据处理系统，其具有根据本发明实施例的可配置读取接口电路。
具体实施方式
提供下面的描述使得本领域技术人员能够实施和使用本发明，且下面的描述是在具体应用及其要求的背景下提供的。本领域技术人员可显然明白对示例性实施例的各种修改，且这里定义的一般原理可应用于其他实施例和应用，而不偏离本发明的精神和范畴。因此，本发明不意欲限制在所示的实施例，而是要符合与这里公开的特征和原理一致的最宽范畴。
图1示出包括读取路径110、120和130的读取接口电路1000。读取路径110、120和130仅是示例性的；典型集成电路(“IC”)器件上的整个读取接口可包括更多读取路径。所示的每个读取路径包括延迟电路D1、第一捕获寄存器102、第二捕获寄存器103、第三捕获寄存器104、反相器105、多路复用器(“MUX”)108和重新同步寄存器106和107，所有元件都耦合到一起，如图所示。图1进一步示出与读取接口关联的其他电路，其包括锁相环路(“PLL”)161、有限状态机(“FSM”)171、重新同步时钟分布网络151、延迟电路D2和DQS时钟分布网络141。在优选实施例中，读取路径110、120、130的设计使得103到106和104到107的时序关系切合实际地严密匹配，且来自寄存器103，104的数据输出时序在耦合到DQS时钟分布网络141的每个读取路径内和每组读取路径内严密匹配。存在许多不偏离本发明的精神和范畴的替换。仅举两个示例：一个替换可省略或旁通延迟电路D1；另一个替换可以使用额外时钟分布网络代替反相器105，该额外时钟分布网络提供时钟信号，该时钟信号是DQS分布网络141提供的信号的互补(反相)信号。
进一步详细考虑读取接口电路1000的操作，在该示例中，每个读取数据路径110、120和130与具体引脚101关联。选择与读取数据路径110关联的引脚101接收来自源器件的DQS信号。选择与读取数据路径120和130关联的引脚101接收来自源器件的DQ信号。在某些双数据速率通信协议中，DQ信号包含数据，且DQS(“选通”)信号是与DQ信号关联的源-同步时钟信号(即，计时源器件数据的移动的时钟信号)。
DQS信号通过延迟电路D2(其延迟信号90度)且其经DQS时钟分布网络141分布，以便每个读取数据路径接收延迟的DQS信号DQS_D，延迟的DQS信号DQS_D被馈进到每个捕获寄存器102、103和104的时钟输入。信号RSC_CLK是源自目标器件的目标-同步时钟信号。RSC_CLK被馈进到每个读取路径的重新同步寄存器106和107的时钟输入。本领域技术人员可以理解，在替换实施例中，这里引用的各种信号可以是差分的，而非单端的。然而为了易于解释，这里用单端而非差分信号示出和描述具体实施例。
读取路径110中的多路复用器108被配置成选择其“0”输入，而读取路径120和130中的多路复用器108被配置成选择其“1”输入。该配置允许读取路径120和130用作数据路径以捕获和重新同步来自DQ信号的在与那些读取路径关联的引脚101接收的数据。然而，与之相反，一部分读取路径110替代地用于产生用于校准读取接口的信号。具体地，选择与读取路径110关联的多路复用器108的“0”输入转换与读取路径110的捕获寄存器103关联的连接，以便寄存器产生触发信号TGL_1，其频率为信号DQS_D的频率的一半。在当前所示实施例中，该信号(TGL_1)通过重新同步寄存器106从而产生信号TGL_2，其用于校准过程以调整目标-同步时钟信号RSC_CLK的相位。RS_CLK被馈进到触发寄存器109以产生触发信号TGL_3，其频率为信号RSC_CLK的频率的一半。如参考图2-3的进一步说明，信号TGL_3和TGL_2被FSM 171用来发现目标时钟信号RSC_CLK的优选相位。
在所示示例中，通过执行下面图3示出和讨论的方法3000-B的步骤306-308，FSM 171适于确定RSC_CKL的优选相位。在一个实施例中，FSM 171是由在电子器件上运行软件的处理器实现的。这样的实施在片上系统(“SOC”)或“可编程片上系统”(“SOPC”)的类型系统中施加最小的额外成本。在其他实施例中，FSM 171可以以硬件实现。对于适于在硬件中实施适当相位扫描和优选相位选择的工具的示例，参看在DDR3的ALTMEMPHY中使用的“定序器”，其作为AlteraQuartus IITM产品分布的一部分运送。
图2是时序图，其示出与图1的实施例的操作关联的示例性信号。在该示例中，RSC_CLK是时钟信号，其频率与时钟信号DQS的频率相同。信号DQS_D的相位相对信号DQS被延迟90度(90°)，这是图1中延迟电路D2的效果，插入延迟电路D2从而在图1的读取路径130和120中的捕获寄存器102和103提供适当的捕获时序。TGL_1在读取路径110的寄存器103的输出处。TGL_1的频率为DQS_D的一半，且由于DQS_D被提供给寄存器103的时钟输入，所以TGL_1在DQS_D的时钟域中。重新同步寄存器106由重新同步时钟信号RSC_CLK计时，且因此其输出信号TGL_2在重新同步时钟域中。TGL_3也在重新同步时钟域内，且是触发寄存器109的输出，该触发寄存器109接收时钟信号RSC_CLK作为其时钟输入，FSM 171接收并使用TGL_2和TGL_3(如参考图3的进一步说明)，同时扫描/掠过(sweeping through)重新同步时钟的可能相位从而识别重新同步时钟的优选相位。优选相位对准重新同步时钟的上升沿到信号TGL_1的平坦部分的中部。因此，信号RSC_CLK_COR表示/显示调整后重新同步时钟的优选相位。如图3的进一步解释，重新同步时钟的优选相位是通过识别重新同步时钟的连续相位的最大集合的中点选择的，对于该中点，最终观察到的TGL_2和TGL_3是同相位的。因此，对应于这些在识别CLK_COR后观察到的触发信号的TGL_2_COR和TGL_3_COR与对应于RSC_CLK_COR的上升沿的过渡同相位，如图2所示。优选地，在该具体示例性实施例中，TGL_1和RSC_CLK_COR之间的最终关系最大化在寄存器106处的建立和保持时间裕量(margin)。
图3示出方法3000-A和3000-B。方法3000-A中步骤301-303准备目标器件的读取接口电路，如图1所示，其被配置使用方法3000-B的步骤304-308的技术校准。
参考方法3000-A，在步骤301，选择引脚以接收来自源器件的DQS信号。在步骤S302，连接到耦合至所选DQS引脚的读取路径的捕获寄存器的多路复用器(如，连接到图1中所示读取路径110的捕获寄存器103的多路复用器108)被配置成选择耦合到捕获寄存器的反相输出。在步骤303，连接到与读取路径关联的捕获寄存器的多路复用器(如连接到图1中所示的读取路径120和130的捕获寄存器的多路复用器108)和这些寄存器被配置成选择沿关联的读取路径耦合到在先数据寄存器输出的输入，所述读取路径耦合到接收规则数据信号的引脚(DQ引脚)。
参考方法3000-B，在步骤304a，源同步时钟信号(如，DQS或DQS_D)被用于在耦合到所选DQS引脚的读取路径的捕获寄存器的输出处(如，图1中示出的读取路径110内寄存器103的输出)在源-同步时钟域内产生触发信号(如，图1和2中TGL_1)。在步骤304b，目标-同步时钟信号(如图1和2中RSC_CLK)被用于在触发寄存器(如图1中触发寄存器109)的输出处在目标-同步(重新同步)时钟域内产生触发信号(如图1和2中TGL_3)。在步骤305，源-同步触发信号(如图1-2中TGL_1)被用于产生另一个重新同步时钟域触发信号(如图1-2中TGL_2)。在步骤306，扫描/掠过(sweep)目标-同步时钟信号(RSC_CLK)的可能相位，并分析对重新同步时钟域触发信号(TGL_2和TGL_3)的最终影响。扫描“可能相位”可包括扫描超过360度的相位。例如，在一个实施例中，可扫描720度相位从而更好地确保精度。如本领域技术人员理解的，对于重新同步时钟(RSC_CLK)相位集合的可能相位的一半，观察到的触发信号(TGL_2和TGL_3)将同相位，且对于可能的重新同步时钟相位集合的另一半，两个触发信号(TGL_2和TGL_3)异相位。在步骤307，该方法确定连续重新同步时钟相位的最大集合，对于这些时钟相位，相应的两个触发信号(TGL_2和TGL_3)同相位。在步骤308，选择重新同步时钟(RSC_CLK)的优选相位，其是在步骤307中识别的连续相位的最大集合的中点。
在图1和3所示实施例的可替换实施例中，源-同步(DQS或DQS_D)时钟域中的触发信号可直接用于设定重新同步时钟的相位。在此替换实施例中，重新同步时钟的相位与触发信号(如图2中所示的TGL_1)的相位进行比较，且调整重新同步时钟的相位以便其相对TGL_1偏移90度。此替换实施例有一定价值，因为其包括了捕获寄存器的时序效果。然而，优选基本实施例中所述的TGL_2和TGL_3的使用，只要/假定使用TGL_2允许重新同步寄存器(如重新同步寄存器106)的设置和保持时间被考虑。
在另一个替换实施例中，接口上几个读取路径可耦合到接收DQS信号的引脚，且类似于读取路径110配置，从而产生类似触发信号。在这类替换实施例中，校准可基于组合的触发信号，其反映来自各自的这类读取路径的几个触发信号的组合。此替换实施例具有这样的优点，其考虑跨几个接口点的读取路径中的某些变化，且因此可产生更精确的校准结果。如果在读取路径内或读取路径之间，寄存器对寄存器路径103到106和104到107的匹配上有可察觉的缺陷，或如果路由延迟中的变化大，则该类替换实施例是特别有用的。
在上述基本实施例中，触发信号(如TGL_1和TGL_2)的频率为信号频率的一半。然而，替换实施可通过沿读取路径配置串联的额外寄存器来提供进一步的频率划分，从而进一步划分DQS信号(以类似于当多路复用器108的“0”输入被选择时寄存器103的配置方式)。因此，一般地，用于替换实施例中校准的触发信号的频率为DQS信号频率的1/N。
在根据本发明的读取接口的一个实施例中，DQS引脚和关联的读取路径(如图1中读取路径110)仅用于产生用于如上所述校准重新同步时钟的触发信号。然而，在其他实施例中，通过重新配置读取路径110中多路复用器108以选择其“1”输入，读取路径(如读取路径110)可被重新配置为沿读取数据路径捕获DQS信号。该配置变化允许读取路径110用于接口的时滞/失真(skew)补偿，从而确定D2相对D1延迟的优选值。特别地，在这样的配置中，D2延迟的DQS信号用作寄存器102、103和104的时钟输入的时钟信号，而D1延迟的DQS信号用作这些寄存器的数据输入的数据信号。本领域技术人员将理解，此替换实施例允许调节D2和/或D1(在利用D1的实施中)的延迟，从而最大化进入数据的精确捕获。例如，如果D2和/或D1的延迟被合适设定，且捕获寄存器102、103和104在其数据输入成功捕获DQS信号，则寄存器102和103的输出应该保持在稳定的高值，且寄存器104的输出应该保持在稳定的低值。
在另一个替换应用中，配置读取路径110的多路复用器108从而选择其“0”输入允许读取路径110用作相对其他数据读取路径的“模仿”路径。由于该路径上电压和温度的时序变化可以被测量和用来调整时钟相位，从而为主数据读取路径(如读取路径120和130)上的寄存器106和107维持精确的数据再同步。这可利用所示的DQS引脚，或替换的引脚。
如图1所示，读取接口电路1000可以被实施为任何支持读取电路配置的任何IC中的读取接口的部件/部分(part)。此配置可经存储在IC上的可编程元件中数据完成。可编程元件可包括动态或静态RAM、触发器、电子可擦除可编程只读存储器(EEPROM)单元、闪存、熔丝、抗熔可编程连接、或其他存储器元件。读取接口配置也可经一个或多于一个外部产生的信号完成，该外部产生的信号在IC的操作过程中由IC接收。由这类信号表示的数据在IC操作过程中可存储在IC或不存储在IC中。电路配置也可在IC制造过程中经掩模编程完成。虽然掩模编程相对列出的某些现场可编程选择有缺点，但其在某些高容量应用中有用。
支持读取接口配置的IC的特定示例是可编程逻辑器件(“PLD”)。PLD(也称为复杂PLD、可编程阵列逻辑、可编程逻辑阵列、现场PLD、可擦除PLD，电可擦除PLD，逻辑单元阵列、现场可编程门阵列、或其他名称)提供固定IC的优点，具有定制IC的灵活性。PLD具有配置元件(即，可编程元件)，其可被编程或再编程。将新数据置于配置元件中编程或再编程PLD的逻辑功能和关联的路由路径。
图4示出包括PLD 410的示例性数据处理系统400。PLD 410包括读取路径电路(RDPC)411。读取路径电路411包括根据本发明实施例的读取路径电路，如图1所示的读取路径110、120和130。
数据处理系统400可包括下列额外组件中的一个或多于一个：处理器440、存储器450、输入/输出(I/O)电路420、和外围设备430和/或其他组件。这些组件是通过系统总线465耦合在一起的，并设置在电路板460上，电路板460被包含在终端用户系统470内。数据处理系统(如系统400)可包括单一终端用户系统(如终端用户系统470)或可包括一起工作为数据处理系统的多个系统。
系统400可用在多种应用中，如计算机网络、数据网络、仪表、视频处理、数字信号处理、或任何在系统设计中想要使用可编程或可再编程逻辑的优点的其他应用中。PLD 410可用来执行多种不同逻辑功能。例如，PLD 410可被配置为处理器或控制器，其配合处理器440工作(或在替换实施例中，PLD自身可用作独立系统处理器)。PLD 410也可用作判别访问系统400中共享资源的判别器。在另一个示例中，PLD 410可被配置为处理器440和系统400中一个其他组件之间的接口。应该注意系统400仅是示例性的。
在一个实施例中，系统400是数字系统。如这里所用，数字系统不限于纯数字系统，而是包括包含数字和模拟子系统的混合系统。
虽然关于所示实施例具体描述了本发明，但应该理解，可基于本公开，不偏离本发明的范畴做出不同替换、修改和变化。虽然本发明已经结合当前被认为是最实用和优选的实施例被描述，但应该理解，本发明不限于公开的实施例，而是仅由权利要求限定。

Claims (20)

1.一种包括多个读取路径的目标集成电路器件，即IC器件的读取接口，所述读取路径包括：
捕获寄存器，其包括被耦合以接收源-同步时钟信号的时钟输入，该源-同步时钟信号源自源电路器件提供的时钟信号；以及
多路复用器，其包括至少第一输入和第二输入，所述第一输入耦合到所述捕获寄存器的反相数据输出，所述第二输入被耦合以接收来自所述读取路径中的在先电路元件的输入。
2.根据权利要求1所述的读取接口，其中所述多个读取数据路径的第一读取数据路径的多路复用器被配置选择其第一输入，以便所述第一读取数据路径的捕获寄存器的数据输出被耦合以提供在所述源-同步时钟信号的域中的第一触发信号。
3.根据权利要求2所述的读取接口，其中所述多个读取数据路径的第二读取数据路径的多路复用器被配置选择其第二输入，以便所述第二数据路径的捕获寄存器的数据输出被耦合以提供通过所述多路复用器从所述数据路径中的在先电路元件接收的数据。
4.根据权利要求1所述的读取接口，其中所述捕获寄存器是读取路径上的第二捕获寄存器，所述多路复用器的第二输入被耦合以接收所述读取路径上的第一捕获寄存器的输出。
5.根据权利要求4所述的读取接口，其中所述第一捕获寄存器是上升沿触发的触发器，而所述第二捕获寄存器是下降沿触发的触发器。
6.根据权利要求1所述的读取接口，进一步包括：
重新同步寄存器，其被耦合以接收所述目标IC器件提供的目标-同步时钟信号，且被耦合以接收所述第一触发信号和输出第二触发信号；以及
有限状态机，其被耦合以接收所述第二触发信号并接收由触发寄存器的输出提供的第三触发信号，该触发寄存器被耦合接收目标-同步时钟信号，其中所述有限状态机进一步耦合到锁相环，即“PLL”，并适于与所述PLL通信，扫描所述目标-同步时钟信号的可能相位，并使用所述第二和第三触发信号确定所述目标-同步时钟信号的优选相位。
7.根据权利要求6所述的读取接口，其中所述有限状态机适于通过识别所述目标-同步时钟信号的最长连续系列的可能相位中的中点选择优选相位，对于该中点，所述第二和第三触发信号同相位。
8.根据权利要求6所述的读取接口，其中所述有限状态机适于选择优选相位，以便相位校正的目标-同步时钟信号的上升沿基本在所述捕获寄存器输出处信号的上升沿和下降沿之间的中点。
9.一种包括根据权利要求1所述的读取接口的可编程逻辑器件。
10.一种制备将被校准以与源器件通信的目标集成电路器件，即“IC”器件的读取接口的方法，其包括：
选择所述目标IC器件的引脚以接收源-同步时钟信号；以及
配置与所选引脚关联的所述目标IC器件的捕获寄存器处的连接，从而使所述捕获寄存器适于响应所述源-同步时钟信号而提供触发信号，该触发信号的频率为所述源-同步时钟信号的频率的1/N。
11.根据权利要求10所述的方法，其中N是2。
12.根据权利要求10所述的方法，其中配置是在所述器件被上电用于校准后完成的。
13.根据权利要求10所述的方法，其中配置是在所述器件被上电用于校准前完成的。
14.根据权利要求10所述的方法，进一步包括：
选择所述目标IC器件的其他引脚以接收来自所述源器件的数据信号；以及
配置与所选其他引脚关联的所述目标IC器件的捕获寄存器处的连接，从而使这些捕获寄存器适于响应所述源-同步时钟信号和源数据信号而提供携带至少一些来自所述源器件数据信号的数据的信号给所述目标IC器件的重新同步寄存器。
15.一种校准目标集成电路器件，即“IC”器件的读取接口从而与源器件通信的方法，其包括：
提供源-同步时钟信号到所述目标IC器件的一个或多于一个捕获寄存器；
在所述一个或多于一个捕获寄存器上使用所述源-同步时钟信号，从而响应所述源-同步时钟信号而产生第一触发信号，所述第一触发信号的频率为所述源-同步时钟信号的频率的1/N；
使用所述第一触发信号调整目标-同步时钟信号的相位，从而同步化所述目标和源-同步时钟信号。
16.根据权利要求15所述的方法，其中使用所述第一触发信号包括：
传递所述第一触发信号通过由所述目标-同步时钟信号计时的重新同步寄存器，从而产生第二触发信号；以及
扫描所述目标-同步时钟信号的可能相位集合，并为所述目标-同步时钟信号的每个可能相位确定所述第二触发信号与第三触发信号同相位还是异相位，所述第三触发信号是从所述目标-同步时钟信号产生的。
17.根据权利要求16所述的方法，进一步包括选择在其设定所述目标-同步时钟信号的相位，该相位基本接近所述目标-同步时钟信号的最长系列的连续可能相位的中点，在该中点所述第二和第三触发信号同相位。
18.根据权利要求15所述的方法，其中使用所述第一触发信号包括比较所述第一触发信号的相位和所述目标-同步时钟信号的相位，并选择在其设定所述目标-同步时钟信号的相位，该相位与所述第一触发信号的相位偏移90度。
19.根据权利要求15所述的方法，其中所述一个或多于一个捕获寄存器在第一读取路径中，所述方法进一步包括：
提供所述源-目标时钟信号给所述目标IC器件的多个其他读取路径中的一个或多于一个捕获寄存器；以及
在所述多个其他读取路径的每个中的所述一个或多于一个捕获寄存器使用所述源-同步时钟信号，从而响应所述源-同步时钟信号而产生各自的其他触发信号；
其中所述第一触发信号结合各自的其他触发信号使用，从而调节所述目标-同步时钟信号的相位，以同步化所述目标和源-同步时钟信号。
20.一种校准目标集成电路器件，即“IC”器件的读取接口的一个或多于一个延迟元件从而与源器件通信的方法，其包括：
提供第一源-同步时钟信号给所述目标IC器件的一个或多于一个捕获寄存器的数据输入；
提供第二源-同步时钟信号给所述一个或多于一个捕获寄存器的时钟输入，所述第二源-同步时钟信号源自所述第一源-同步时钟信号，并相对其具有设定的相位延迟；以及
使用所述一个或多于一个捕获寄存器的输出调节所述目标IC器件上的一个或多于一个延迟元件，以便所述设定的相位延迟具有优选值以最大化在所述一个或多于一个捕获寄存器上的数据捕获。
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