CN102486814A - 用于工艺增强的参数化虚拟单元插入 - Google Patents

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Abstract

本公开涉及用于工艺增强的参数化虚拟单元插入及其制造方法。根据一个或多个实施例，该方法包括：提供具有限定像素单元的集成电路(IC)设计布局；仿真包括每个像素单元的IC设计布局的热效应；生成包括每个像素单元的IC设计布局的热效应图；为IC设计布局确定目标吸收值；以及基于所确定的目标吸收值为IC设计布局的每个像素单元执行热虚拟单元插入。

Description

用于工艺增强的参数化虚拟单元插入
技术领域
本发明涉及半导体领域，更具体地，涉及用于工艺增强的参数化虚拟单元插入。
背景技术
半导体制造商通常在半导体晶片的不同区域中形成集成电路。形成在半导体晶片衬底上的集成电路通常包括多个半导体结构。半导体制造商所使用的各种处理技术包括蚀刻、光刻、离子注入、薄膜沉积和热退火。
然而，在传统的集成电路制造过程中，对半导体晶片进行热退火会在集成电路的器件性能中引入不均匀性。如此，一些半导体器件的电性能会发生变化，这会导致集成电路质量劣化。
因此，需要一种改进的制造集成电路的方法来克服传统热退火的缺陷。
发明内容
为解决上述问题，本发明提供了一种方法，包括：接收具有多个限定的像素单元的集成电路(IC)设计布局；仿真每个像素单元的IC设计布局的热效应；生成每个像素单元的IC设计布局的热效应图；基于热效应图确定IC设计布局的目标吸收值；以及基于所确定的目标吸收值将热虚拟单元插入IC设计布局。
其中，在插入任何热虚拟单元之前，为IC设计布局执行热效应仿真。
其中，热效应图包括基于对不具有热虚拟单元的IC设计布局执行的热效应仿真的灰阶吸收图。
其中，根据不具有热虚拟单元的IC设计布局的热效应仿真来确定目标吸收值。
该方法还包括：为每个像素单元确定仿真的吸收值。
其中，基于所仿具的吸收值和目标吸收值来对每个像素单元执行热虚拟单元插入。
其中，为每个像素单元确定所仿真的吸收值包括：计算IC设计布局的图样加权吸收平均值，以确定用于热虚拟单元插入的每个像素单元的局部区域吸收值，从而实现每个像素单元的目标吸收值。
其中，热虚拟单元被插入到每个像素单元中，以接近每个像素单元的吸收目标值，从而接近整个IC设计布局的均匀吸收值。
其中，热虚拟单元具有可调吸收值范围。
该方法还包括：当热虚拟单元与像素单元边界内的半导体结构重叠时，在插入之前修改热虚拟单元的结构。
该方法还包括：生成IC设计布局的热虚拟单元插入布局，并在存储部件中存储热虚拟单元插入布局。
其中，热效应图识别IC设计布局的每个像素单元的吸收或反射，以及其中，热效应图包括IC设计布局的吸收图或反射图。
该方法还包括：基于仿真热效应仿真IC设计布局的电性能；以及基于所仿真的电性能对IC设计布局执行热虚拟单元插入。
此外，本发明还提供了一种方法，包括：接收具有多个限定的像素单元的集成电路(IC)设计布局；测量包括每个像素单元的IC设计布局的热效应；确定包括每个像素单元的IC设计布局的吸收强度；生成包括每个像素单元的IC设计布局的灰阶吸收图，每个像素单元都具有局部区域吸收值；基于灰阶吸收图确定IC设计布局的目标吸收值；以及基于每个像素单元的局部区域吸收值和IC设计布局的确定的目标吸收值来对IC设计布局的每个像素单元执行热虚拟单元插入。
其中：对不具有热虚拟单元的IC设计布局执行热效应测量，灰阶吸收图基于对不具有热虚拟单元的IC设计布局执行的热效应测量，并且根据不具有热虚拟单元的IC设计布局的热效应测量来确定目标吸收值。
其中，热虚拟单元被插入到每个像素单元中，以接近每个像素单元的吸收目标值，从而接近整个IC设计布局的均匀吸收值。
该方法还包括：当热虚拟单元与像素单元边界内的半导体结构重叠时，在插入之前修改热虚拟单元的结构；生成IC设计布局的热虚拟单元插入布局；以及在存储部件中存储热虚拟单元插入布局。
此外，本发明还提供了一种方法，包括：接收包括不是热虚拟单元的多个像素单元的集成电路(IC)设计布局；仿真包括多个像素单元的每一个的IC设计布局的热效应；生成包括多个像素单元的每一个的IC设计布局的反射图；针对整个IC设计布局的均匀反射率，确定多个像素单元的每一个的局部区域吸收值；针对整个IC设计布局的均匀反射率，确定IC设计布局的目标吸收值；基于所确定的目标吸收值，识别将被添加至IC设计布局的一个或多个热虚拟单元的布置；当热虚拟单元与像素单元边界内的半导体结构重叠时，修改热虚拟单元的布置或结构；在修改之后，将热虚拟单元插入到IC设计布局中；以及在存储部件中存储具有热虚拟单元的IC设计布局。
其中，热虚拟单元被插入到多个像素单元的每一个中，以改善每个像素单元的吸收目标值，以及改善整个IC设计布局的均匀吸收值。
其中，热虚拟单元具有可调吸收值范围。
附图说明
根据以下参照附图的详细描述来更好地理解本公开。应该强调的是，根据工业的标准实际，各种部件没有按比例绘制，并且仅仅是用于说明的目的。实际上，为了讨论的方便，各种部件的尺寸可以任意增加或减小。应该理解，类似的参考标号用于识别在一幅或多幅图中使出的类似元件。
图1A至图1C示出了根据本公开实施例的用于热效应优化的各种参数化单元制备工艺流程。
图2示出了根据本公开实施例的用于生成经验热核(empirical thermalkernel)的工艺流程。
图3示出了根据本公开实施例的用于热效应的各种参数化虚拟单元(dummy cell)制备。
图4示出了根据本公开实施例的自适应热虚拟(ATD)的应用。
图5示出了根据本公开实施例的生成目标吸收图的工艺流程。
图6示出了根据本公开实施例的吸收平均等式。
图7示出了根据本公开实施例的兼容热/构形建模和图样化优化流程的工艺。
图8示出了根据本公开实施例的用于比较的基线(BSL)反射图和自适应热虚拟填充反射图。
图9示出了根据本公开一个或多个实施例的用于虚拟填充的各种温度图。
具体实施方式
应该理解，本公开提供了许多不同的形式和实施例，并且提供具体实施例仅作为实例。此外，本公开的范围将仅通过所附权利要求来限定。在附图中，可以为了清楚而夸大层和区域的尺寸和相对尺寸。应该理解，当提到元件或层在另一元件或层“上”或“耦合至”另一元件或层时，其可以直接在另一元件或层上或者耦合至另一元件或层，或者可以存在中间元件或层。
可以在本文中使用诸如“在...之下”、“下方”、“下部”、在...上方”、“上部”等的空间相对术语来如图所示易于描述一个元件或部件与另一元件或部件的关系。应该理解，除了图中所示的定向之外，空间相对术语用于包括使用或操作中器件的不同定向。例如，如果图中的器件翻转，所描述的在其他元件或部件“下方”的元件将定向为在其他元件或部件的“上方”。因此，示例性术语“下方”可以包括上和下的两种定向。器件可以以另外方式被定向(旋转90度或出于其他方向)并且这里所使用的空间相对描述可以对应地进行类似的解释。
以下，将参照附图详细说明本发明的实施例。
本公开的实施例涉及用于集成电路(IC)设计布局的工艺增强的参数化虚拟单元插入。提供用于全芯片制造的可定制/可调整工艺均匀性重定目标和调整作为用于半导体处理和IC设计布局的工艺/设计精化。基于工艺均匀性的图样化和虚拟填充与深微/亚微器件工程/集成电路设计流程兼容。在各个方面，本文所提供的工艺可以被预确定为用于半导体处理的基础图样化优化平台和用于热效应、化学机械平面化(CMP)和构形均匀性标准的设计规则。在一种实施中，工艺均匀性友好多边形可以加到器件或电路上或者在器件或电路周围校正。本文所提供的工艺可以在用于在逻辑块/IP和标准单元邻接分析和设计的制造者的虚拟多边形插入期间提供较高的自由度。针对性能的工艺调整(例如，CMP、CAA(临界面积分析)、热和构形优化(topography optimization))用于前端和后端工艺。
本公开的实施例提供了硅校准的工艺增强和热效应优化。热分布的行为和基于几何形状的库可以为本文所提供的用于优化性能和/或热效应的工艺的输入分量。热效应、CMP和构形意识图样化、重定目标标准和/或规则可以被应用于计算和校正最终目标(例如，热效应目标)。在一个方面中，性能意识是指在VLSI(超大规模集成)中的器件处理期间对厚度、热量和/或一些其他相关行为的均匀性控制，其可以被认为是用于制造和电路设计的重要指标。在另一方面中，横跨芯片或临界电路块周围的局部工艺均匀性控制可以通过半导体处理提供稳定的电特性、工艺均匀性和集成布局优化。
本公开的实施例提供了作为原始输入的设计和仿真光学库。真实的硅校准数据可用于建模和校准。在一个方面，横跨芯片改进的工艺均匀性可以通过局部地调整参数化虚拟单元来实现。可以在应用所提出的技术之前创建工艺效果仿真器。本文所提供的工艺可以用于CMP、CAA、工艺窗特性和热效应工艺。
本公开的实施例包括针对可应用于CMP、CAA、热和基于构形的效果或用于可制造性(eDFM)意识(awareness)的电设计的集成电路工艺流程的可调整工艺优化方法。在一个方面中，自动P&R(放置和布线(route))优化用于电路和工艺。
因此，本公开的实施例提供了有效且成本效率高的虚拟填充工艺来提高制造生产率和简化复杂的集成电路设计和工艺流程。
图1A示出了根据本公开实施例的用于热效应的优化的参数化单元制备工艺流程。在各种实施中，根据本公开的实施例，可以对各种退火工艺(诸如快速热退火(RTA)、快速退火和/或激光尖峰退火(LSA))执行热效应优化。
在一种实施中，严格耦合波分析(RCWA)可用于光学仿真。例如，参照图1A，针对任何类型的半导体衬底110，可以通过RCWA来直接计算一维(1D)效果。在另一实例中，对于任何类型的半导体结构，可以通过光学仿真和图样的卷积来提取二维(2D)效果。光学效果可以针对布局效果特性来集中到一起。在一个方面中，RCWA是周期性仿真的简化形式。
在一种实施中，可以针对RCWA仿真生成用于半导体结构110的CD/空间测试键标120。在一个方面中，集成电路的临界尺寸(CD)减小到用于光学光刻的次波长条件，并且集成电路的临界尺寸可以接近于或者小于曝光波长。
在各个实施例中，半导体结构110可包括浅沟槽隔离(STI)部件、多晶硅栅极、轻掺杂漏极(LDD)区域、掺杂阱、触点、通孔、金属线或者将形成在半导体晶片上的各种其他类型的电路图样或部件。在其他各个实施例中，半导体结构可包括各种半导体器件，包括有源器件和/或无源器件。有源器件可包括晶体管，诸如包括金属氧化物半导体(MOS)FET的场效应晶体管(FET)。半导体器件可包括诸如随机存取存储器(SRAM)单元的存储器件，其可以包括被配置且耦合为用于数据存储和访问的功能的各种电容器和电阻器。
在一个方面中，如果图样密度没有被均匀分布，则当电路图样被转印到晶片时会引入制造变化。例如，可以在晶片制造的各个阶段实施热退火工艺，诸如活化退火工艺，以减小离子注入之后的缺陷和活化掺杂物质。然而，热效应在晶片上可能不会全部均匀，因此，热退火效应会在晶片上的不同位置发生变化，这会使得电路在不同位置上显示出电性能变化。例如，当退火温度在局部电路环境内预期的退火温度之下或之上时，场效应晶体管(FET)的阈值电压和饱和电流会由于退火不足或过量而不符合规格。如此，本公开的实施例提供了具有电路图样和热虚拟部件的IC设计结构，以实现均匀的退火效应，并且本公开的实施例提供了用于将热虚拟部件结合到优化电路性能的IC设计布局中的方法。
在一个方面中，如本文进一步详细描述的，热虚拟部件可以插入到用于热效应的电路图样中，并且由于热虚拟部件没有电耦合至功能电路，所以它们不具有电路的任何直接的电功能。因此，这些部件被称为热虚拟部件。热虚拟部件可以在遮掩之前结合到IC设计布局中。热虚拟部件可以被添加至IC设计，转印至掩模，然后转印至晶片以对应用于晶片的热退火工艺做出贡献。热虚拟部件可以由与形成在晶片上的半导体结构相同的材料制成。例如，如果IC设计布局用于STI，则热虚拟部件包括STI，而如果IC设计布局用于多晶硅栅极，则热虚拟部件包括多晶硅栅极。
在另一实例中，化学机械平面化(CMP)工艺可以应用于晶片以实现全局的平面化表面。然而，当诸如STI部件或金属线的电路图样没有被均匀分布时，会降低或劣化晶片的全局平面化效果。因此，可以对用于优化CMP效应的IC设计布局应用虚拟插入。各种次解析辅助部件(sub-resolution assistant feature)可以结合到IC设计布局中，以在电路图样从掩模转印到晶片时实现优化的成像效果。
参照图1A，半导体结构110可包括半导体衬底112。半导体衬底112可包括硅(Si)、锗(Ge)或硅-锗的一些组合。半导体衬底112可包括其他半导体材料，诸如金刚石、碳化硅、镓砷(GaAs)、镓砷磷(GaAsP)、铝铟砷(AlInAs)、铝镓镓砷(AlGaAs)、镓铟磷(GaInP)或一些其他适当的组合。半导体衬底112可包括块状半导体(诸如块硅)和形成在块硅上的外延硅层。
在一个实施例中，形成在半导体衬底112中的STI部件114被设计用于隔离。STI部件114可以限定半导体衬底112没有被隔离部件覆盖的各种有源区域。各种掺杂部件和有源器件可以形成在有源区域中。
在一个实施例中，可以利用其他适当的隔离部件118，诸如硅的局部氧化(LOCOS)。OD部件118可以限定半导体衬底112与栅极部件116隔离的各种氧化物区域。
在一个实施例中，半导体结构110可包括在衬底112上设置的各种栅极116。每一个栅极116都包括栅极电介质材料和设置在栅极电介质上的栅电极。在各个实施例中，栅极电介质可包括硅氧化物、高k电介质材料或其一些组合。栅电极可包括掺杂多晶硅、金属或其一些组合。一对源极和漏极区域可以形成在衬底112中并夹置有栅极116以形成功能FET。在一个方面中，栅极116可以设置在隔离部件上作为用于制造目的(诸如RTA、CAA或CMP工艺均匀性和/或光学邻近校正(OPC)效应)的虚拟部件。
形成半导体结构110的制造工艺可以利用各种热退火步骤，包括但不限于，形成STI的热退火以及在离子注入工艺之后应用于半导体衬底的热退火。如本文所描述的，热退火工艺可由于图样特性而在晶片的各个局部环境中生成不同的热效应。例如，当激光尖峰退火(LSI)被用于离子注入之后的热退火时，会发生对应的退火效应变化，对电路质量和电性能产生显著的影响。LSA利用激光能来用于快速热退火。
参照图1A，执行RCWA仿真130以根据RCWA结果150来创建库140。库可以包括针对1D和2D结构仿真列出吸收率和/或反射率的一个或多个表格。在一个实例中，RCWA仿真130可提供包括针对1D或2D结构的图样密度对吸收率的图形分析的RCWA仿真结果150。在另一实例中，RCWA仿真130可提供包括针对1D或2D结构的图样密度对反射率的图形分析的RCWA仿真结果150。在一个方面中，库存储与多晶硅(poly)和OD相关的数据和信息，并且库存储用于多晶硅和OD的数据布局结果。在另一方面中，数据可用于表格查询。
在用于后端工艺的当前层平面化中利用传统的虚拟插入技术。然而，这些传统技术很少关注器件性能的前端热平衡效应，并且这些技术中的一些技术没有考虑由热效应所引起的器件行为的影响。此外，传统的虚拟插入技术关注于芯片或管芯的全局图样密度。然而，这些技术没有考虑作为设计或处理指标的目标临界电路块周围的局部图样密度，这会引起图样密度的不均匀性。因此，传统的虚拟插入技术没有考虑和利用基于规则或模型的方法来优化处理期间用于器件的光-热-电效应。如本文所设置的，本公开的实施例克服了传统技术的这些缺陷。
图1B示出了根据本公开实施例的用于热效应优化的另一参数化单元制备工艺流程。如参照图1A所描述的，RCWA可用于包括将RTA处理用于热效应优化的热仿真。
在一种实施中，参照图1B，半导体衬底110包括通过RCWA进行的光学仿真的周期结构和材料。
针对RCWA仿真生成用于半导体结构110的CD/空间测试键标(key)120。
与图1A相同，执行RCWA仿真130以根据RCWA仿真结果生成热库140。
在一种实施中，根据测试键标120和RCWA仿真结果生成规格文件(gauge file)152。
接下来，定义模型形式和光学参数154。在一个方面中，对于布局效应特性集中全部的光学效应。
接下来，执行模型回归和验证156。在一个方面中，利用真实的硅测试值来验证和精化模型。在一个方面中，模型回归将数据和信息连接到模型形式中，并且与用于仿真的光学行为一起来利用该模型形式。
图1C示出了根据本公开实施例的热效应模型生成和用于热效应优化的流程。
在一种实施中，参照半导体结构110对PO间距效应170执行RCWA光学仿真。
在一个方面中，RCWA库实施用于热仿真，包括利用用于热效应优化的RTA处理172或快速处理174。
在一种实施中，有效介质近似(EMA)180可应用于OD/STI图样的简化光栅结构。
图2示出了根据本公开实施例的用于生成经验热核的工艺流程。在各种实施中，根据本公开的实施例，可以针对一个或多个退火工艺(诸如快速退火、快速热退火(RTA)和/或激光尖峰退火(LSA))来生成热核，每一种都可以用于热效应优化。
在一个实施例中，参照图2，数学卷积210可用于根据用于一种退火工艺的RCWA校准热核200和全芯片布局或图样202来生成反射或吸收强度220。
例如，数学卷积210可用于生成用于RTA工艺的经验热核。
1).用于1D STI的RCWA反射库140、氧化物区域(OD)和场栅极图样(PO)。
2).针对RTA的设置；λ＝0.4～2.6um，功率谱因子等。
3).通过热核和图样的卷积得到的2D热仿真。
在一个实施例中，参照图2，可以利用硅(Si)230来校准反射或吸收强度220，以生成全芯片布局的标准化反射图240，其可以利用测量图242和仿真图244。
为了比较，测量和仿真图242、244利用类似的波长范围(例如，λ＝0.85um，测量界限)和像素尺寸(例如，2mm)。
图3示出了根据本公开实施例的用于RTA热效应的参数化虚拟单元制备。在一个方面中，参数化虚拟单元制备可以被称为用于具有可调整DOD密度的固定间距DPO(例如，N40DPO)的自适应热虚拟填充(ATD填充)。
如参照图1所描述的，可以针对任何类型的半导体结构110直接通过RCWA仿真来计算1D效应。半导体结构110可包括设置在衬底112上的各种栅极部件(PO)116。形成在半导体衬底112中的STI部件114表示硅隔离，并限定没有被隔离部件覆盖的有源区域。OD部件118可以限定半导体衬底112与栅极部件116隔离的氧化物区域。
参照图3，生成RCWA仿真表格300，以基于全芯片仿真布局的虚拟单元密度对反射波长的评估来识别功率谱平均反射曲线302。
在一个实施例中，生成类似于器件的参数化虚拟单元320的顶部布局图，以表示一种类型的虚拟单元，其具有用于由虚线324所表示的OD部件118的可调范围322。例如，识别单个单元像素的像素边界330被示出具有2um的正方形尺寸。例如，PO部件116被示出具有.2um×1.9um(.2um by 1.9um)的尺寸，其中，利用像素边界330形成间隙332(例如，.05um)。对于相邻的像素，从像素之间的OD部件到OD部件的最小间隙334(例如，.02um与.04um之间的范围)可用于形成不同像素的OD部件118之间的分离。
虚拟单元不具有电特性。针对诸如退火、CMP等的均匀处理，虚拟单元用于横跨全芯片布局形成更均匀的反射率或吸收率。
参照图3，生成可调范围仿真表格350，以基于全芯片仿真布局的虚拟单元密度对虚拟单元反射波长的评估来识别功率谱平均反射曲线352。
图4示出了根据本公开实施例的自适应热虚拟(ATD)插入400以实现横跨全芯片的更好吸收均匀性的应用。
在一种实施中，用于ATD插入400的方法包括：
1).高吸收像素包括较低吸收虚拟。
2).目标吸收像素包括坐标吸收虚拟。
3).低吸收像素包括较高吸收虚拟。
在一个实例中，不具有虚拟单元的全芯片布局根据全芯片布局中区域的每个像素单元的热仿真利用数字化吸收图410，以识别由灰阶阴影表示的每个像素的吸收值。
接下来，生成不具有虚拟单元的灰阶吸收图420，以示出全芯片布局中的像素单元，其中每个像素都具有吸收比例等级，诸如较高吸收像素等级对较低吸收像素等级的灰阶阴影指示。在一个方面中，在卷积之后生成不具有虚拟单元的灰阶吸收图420。
接下来，对全芯片布局文件的原始gds文件格式的灰阶吸收图选择适当的虚拟单元风格430。在一个方面中，基于目标吸收等级或值来从用于插入到每个像素单元的适当候选的虚拟单元库440中选择虚拟单元，以实现横跨全芯片的均匀吸收或反射图。可以从比目标吸收值442具有更高吸收率的像素的虚拟单元库440中选择虚拟单元，或者可以从比目标吸收值444具有更低吸收率的像素的虚拟单元库440中选择虚拟单元。应该理解，对于每个像素分别选择虚拟单元，以增加或减小像素的吸收值，从而横跨全芯片形成更加均匀的吸收。
在一个方面中，如图4所示，OD部件118具有尺寸可变的可调范围。虚拟单元不具有电特性。虚拟单元用于针对均匀处理(诸如退火、CMP等)横跨全芯片布局形成更加均匀的反射率或吸收率。
图5示出了根据本公开实施例的生成目标吸收图的工艺流程500。例如，用于每个像素单元的吸收目标值可以为.7，其中，不满足该目标吸收值的每个像素单元都可以接收虚拟单元插入。
在工艺流程500的工艺步骤510中，通过吸收率值和单元类型来建立和分类虚拟单元的库512。在虚拟单元库中列出标准虚拟单元的目录。
在工艺流程500的工艺步骤520中，提取不具有虚拟单元的全芯片的全吸收图522，以利用灰阶吸收等级值识别每个像素的吸收等级。
在工艺流程500的工艺步骤530中，选择单元的适当类型，以产生单个像素表格布(table cloth)532。在一个实例中，单个像素表格布532表示全芯片布局中500×500像素的栅格。
在工艺流程500的工艺步骤540中，利用对应于吸收图522的单个像素542来铺开全芯片表格布522。如图5所示，吸收图中的每个像素都具有离散的吸收值，其可以高于、低于或等于目标吸收值。
图6示出了根据本公开实施例的用于计算场PO吸收和OD吸收之间的图样密度加权平均吸收的吸收平均等式600。在一个方面中，吸收平均适用于利用仿真图对原始布局图取平均，这是因为难以获得两层吸收图。在另一方面中，吸收平均被用于在每个像素中查找局部区域吸收，以将参数化虚拟单元增加到局部区域以用于实现整个全芯片的均匀性。换句话说，如果像素的局部区域的吸收值高于或低于目标吸收值，则虚拟单元部件可以被增加至像素的局部区域以实现目标吸收值。
在一种实施中，如图6所示，吸收平均等式600如下：
Abs = PO _ ABS × PO _ Density + OD _ ABS × OD _ Density PO _ Density + OD _ Density
在一个方面中，参照图6，利用PO吸收(PO_ABS)和PO密度(PO_Density)的乘积610加上(+)OD吸收(OD_ABS)和OD密度(OD_Density)的乘积620来计算一个像素的总吸收(Abs)602。
在一个实施例中，如参照图1所描述的，场PO表示作为衬底112一部分的多晶硅栅极部件116，而OD表示氧化物部件118。
在一个实例计算中，如果PO_ABS＝0.6，PO_Density＝0.3，OD_ABS＝0.7，OD_Density＝0.5，则Total_ABS＝(0.6*0.3+0.7*0.5)＝0.6625，其大约为0.70。
图7示出了根据本公开实施例的兼容热/构形建模和图样化优化流程的工艺700。在一个实例中，工艺700可用于热效应模型和流程。
在一种实施中，全芯片原始gds(例如，全芯片布局的数据类型)可以被用作输入(块710)。
接下来，对不具有虚拟单元的全芯片布局执行吸收仿真(块712)。在一个实例中，从原始全芯片布局中去除传统的虚拟单元。经由仿真图形来识别吸收目标值714，并且根据膜堆叠和组合结构来实现真实的数据校准716。
接下来，对不具有传统虚拟单元的全芯片布局生成灰阶吸收图(块720)，并且确定吸收(ABS)目标(块722)。
接下来，对每个像素单元执行虚拟单元插入，以收紧布局的吸收范围(块730)。在一个方面中，虚拟单元被插入到每个像素中以接近每个像素的吸收目标值，从而接近整个全芯片的均匀吸收。在另一方面中，预建立的热核732被用于执行虚拟单元插入。
接下来，对重叠半导体结构的任何虚拟单元执行虚拟单元的布局切割，同时放置到旁侧以保持图样布置(块740)。在一个方面中，如果这些插入的虚拟单元与像素单元内的任何原始半导体结构重叠，则可以从像素单元中切割参数化虚拟单元。
接下来，将虚拟单元插入布局输出至输出数据库(块750)。
图8示出了根据本公开实施例的用于比较的基线(BSL)反射图800和自适应热虚拟填充(ATD填充)反射图820。在一个方面中，BSL反射图800表示用于具有传统虚拟单元的全芯片布局的反射图。BSL反射图800不具有自适应虚拟单元插入，并且仅具有传统虚拟单元。
在另一方面中，根据本公开实施例，ATD填充反射图820表示使整个全芯片具有更加均匀的反射率的参数化热虚拟单元的全芯片的反射图。在本公开的参数化热虚拟单元的插入之后以及在传统虚拟单元的去除之后生成ATD填充反射图820。
图9示出了根据本公开一个或多个实施例的用于基线(BSL)虚拟填充900、密度规则限制的热虚拟填充920和密度规则较少限制的热虚拟填充940的温度图。图9还示出了根据本公开一个或多个实施例的用于每个温度图900、920、940的温度比较表格。
基线温度图900和温度表格950中的对应条目示出了大约13℃的标准化温度变化。如基线温度图900所示，传统的虚拟填充具有大温度变化范围。
密度规则限制的热虚拟填充温度图920和温度表格950中的对应条目示出了大约9.3℃的标准化温度变化。如密度规则限制的热虚拟填充温度图920所示，根据本公开实施例的密度规则限制的热虚拟填充具有较低的温度变化范围。
密度规则较少限制的热虚拟填充温度图940和温度表格950中的对应条目示出了大约7℃的标准化温度变化。如密度规则限制的热虚拟填充温度图920所示，根据本公开实施例的密度规则较少限制的热虚拟填充具有更低的温度变化范围。
因此，本公开的自适应热虚拟(ATD)填充技术和工艺的实施例提供了每个像素的较低温度变化范围，与传统的虚拟填充技术和工艺相比改进了每个半导体结构的性能。
根据本公开的实施例，如本文所提供的用于热效应优化的参数化虚拟单元插入与目前的深亚微集成电路(IC)设计流程兼容，其可以被称为用于先进半导体处理的工艺/设计精化技术。该技术在用于逻辑块/IP和标准单元邻接分析和设计的半导体车间或制造公司的(虚拟)多边形插入期间提供了更高的自由度。该技术提供了针对改进性能的工艺调整，例如用于前端和后端处理的CMP、CAA、热和构形优化。该技术定制/可调整工艺优化，并且可以被预识别用于热效应、CMP和构形均匀性标准。
根据本公开的实施例，如本文所提供的，用于热效应优化的参数化虚拟单元插入提供了用于全芯片布局的可定制和/或可调整工艺均匀性重定目标和调整。在一个方面中，基于工艺均匀性的图样化和虚拟填充对于目前的深微器件工程来说是重要的。工艺的变化是工艺中的杀手。该技术和流程可以被预识别作为用于工艺和设计规则的基础图样化优化平台。该技术允许新工艺均匀性友好多边形被增加到器件或电路上并且在器件或电路周围被校正。
根据本公开的实施例，如本文所提供的，用于热效应优化的参数化虚拟单元插入提供了硅校准的工艺增强。在性能或热效应优化期间，热分布的行为和基于几何的库是该技术的输入分量。热效应、CMP、构形意识图样化和重定目标标准或规则被用于计算和校正最终目标，诸如热效应目标。在一个方面中，性能意识是指在VLSI的器件处理期间关于厚度、热量和/或一些其他相关行为的均匀性控制。在另一方面中，该技术在整个芯片上或临界(critical)电路块周围提供局部工艺均匀性控制，以确保稳定的电特性和工艺均匀性。在另一方面中，该技术通过总体半导体工艺提供了集成电路布局优化。
根据本公开的实施例，如本文所提供的，用于热效应优化的参数化虚拟单元插入提供了有效且成本效率高的虚拟填充工艺，这提高了制造的产量，并且简化了目前的复杂IC设计和工艺流程。该技术通过局部地调整参数化虚拟单元而提高了整个芯片的工艺均匀性。
如本文所描述的，本公开的实施例涉及用于半导体处理的方法，包括：提供具有限定像素单元的集成电路(IC)设计布局；对包括每个像素单元的IC设计布局仿真热效应；生成包括每个像素单元的IC设计布局的热效应图；基于热效应图为IC设计布局确定目标吸收值；以及基于所确定的目标吸收值对IC设计布局的每个像素单元执行热虚拟单元插入。
在各种实施中，可以为不具有热虚拟单元的IC设计布局执行热效应仿真。热效应图可包括基于为不具有热虚拟单元的IC设计布局执行的热效应仿真的灰阶吸收图。可以根据不具有热虚拟单元的IC设计布局的热效应仿真来确定目标吸收值。热虚拟单元包括可调吸收值范围。在一种实施中，热虚拟单元可以被插入到每个像素单元中以接近每个像素单元的吸收目标值，从而接近整个IC设计布局的均匀吸收值。热效应图可以识别IC设计布局的每个像素单元的吸收或反射，以及其中，热效应图可包括IC设计布局的吸收图或反射图。
在各种实施中，该方法可进一步包括：为IC设计布局的每个像素单元确定仿真的吸收值。可以基于仿真的吸收值和目标吸收值为每个像素单元执行热虚拟单元插入。在一个方面中，为每个像素单元确定仿真的吸收值可包括：计算IC设计布局的图样加权吸收平均，以确定热虚拟单元插入的每个像素单元的局部区域吸收值，从而实现每个像素单元的目标吸收值。该方法可进一步包括：如果热虚拟单元与像素单元边界内的半导体结构重叠，则在插入之前修改热虚拟单元的结构，和/或生成IC设计布局的热虚拟单元插入布局，并在存储部件中存储热虚拟单元插入布局。该方法可进一步包括：基于仿真热效应仿真IC设计布局的电性能和/或基于仿真电性能执行IC设计布局的热虚拟单元插入。
如本文所描述的，本公开的实施例涉及用于半导体处理的方法，包括：提供具有限定像素单元的集成电路(IC)设计布局；测量包括每个像素单元的IC设计布局的热效应；确定包括每个像素单元的IC设计布局的吸收强度；为包括每个像素单元的IC设计布局生成灰阶吸收图，每个像素单元都具有局部区域吸收值；基于灰阶吸收图为IC设计布局确定目标吸收值；以及基于每个像素单元的局部区域吸收值和IC设计布局的确定目标吸收值来对IC设计布局的每个像素单元执行热虚拟单元插入。
在各种实施中，可以为不具有热虚拟单元的IC设计布局执行热效应测量，灰阶吸收图基于为不具有热虚拟单元的IC设计布局执行的热效应测量，并且根据不具有热虚拟单元的IC设计布局的热效应测量来确定目标吸收值。在一个方面中，热虚拟单元可以被插入到每个像素单元中以接近用于每个像素单元的吸收目标值，从而接近整个IC设计布局的均匀吸收值。该方法可包括：如果热虚拟单元与像素单元边界内的半导体结构重叠，则在插入之前修改热虚拟单元的结构；为IC设计布局生成热虚拟单元插入布局；以及在存储部件中存储热虚拟单元插入布局。
如本文所描述的，本公开的实施例涉及用于半导体处理的方法，包括：提供通过不具有热虚拟单元的像素单元图样化的集成电路(IC)设计布局；仿真包括不具有热虚拟单元的每个像素单元的IC设计布局的热效应；生成包括不具有热虚拟单元的每个像素单元的IC设计布局的反射图；针对整个IC设计布局的均匀反射率，确定不具有热虚拟单元的每个像素单元的局部区域吸收值；针对整个IC设计布局的均匀反射率，确定IC设计布局的目标吸收值；基于所确定的目标吸收值，对IC设计布局的每个像素单元执行热虚拟单元插入；如果热虚拟单元与像素单元边界内的半导体结构重叠，则修改热虚拟单元的结构；为IC设计布局生成热虚拟单元插入布局；以及在存储部件中存储热虚拟单元插入布局。
在各种实施中，热虚拟单元可以被插入到每个像素单元中，以接近每个像素单元的吸收目标值，从而接近整个IC设计布局的均匀吸收值。在一个方面中，热虚拟单元包括可调吸收值范围。
尽管已经描述了本公开的实施例，但这些实施例示出但并不限制本公开。还应该理解，本公开的实施例应该不限于这些实施例，而是根据本公开的原则，本领域的技术人员可以做出各种修改和变化，它们均包括在本公开所要求的精神和范围之内。

Claims (10)

1.一种方法，包括：
接收具有多个限定的像素单元的集成电路(IC)设计布局；
仿真每个像素单元的所述IC设计布局的热效应；
生成每个像素单元的所述IC设计布局的热效应图；
基于所述热效应图确定所述IC设计布局的目标吸收值；以及
基于所确定的目标吸收值将热虚拟单元插入所述IC设计布局。
2.根据权利要求1所述的方法，其中，在插入任何热虚拟单元之前，为所述IC设计布局执行热效应仿真。
3.根据权利要求1所述的方法，其中，所述热效应图包括基于对不具有热虚拟单元的所述IC设计布局执行的热效应仿真的灰阶吸收图。
4.根据权利要求1所述的方法，其中，根据不具有热虚拟单元的所述IC设计布局的热效应仿真来确定所述目标吸收值。
5.根据权利要求1所述的方法，还包括：为每个像素单元确定仿真的吸收值。
6.根据权利要求5所述的方法，其中，基于所仿真的吸收值和所述目标吸收值来对每个像素单元执行热虚拟单元插入。
7.根据权利要求5所述的方法，其中，为每个像素单元确定所仿真的吸收值包括：计算所述IC设计布局的图样加权吸收平均值，以确定用于热虚拟单元插入的每个像素单元的局部区域吸收值，从而实现每个像素单元的所述目标吸收值。
8.根据权利要求1所述的方法，其中，热虚拟单元被插入到每个像素单元中，以接近每个像素单元的吸收目标值，从而接近整个所述IC设计布局的均匀吸收值。
9.一种方法，包括：
接收具有多个限定的像素单元的集成电路(IC)设计布局；
测量包括每个像素单元的所述IC设计布局的热效应；
确定包括每个像素单元的所述IC设计布局的吸收强度；
生成包括每个像素单元的所述IC设计布局的灰阶吸收图，每个像素单元都具有局部区域吸收值；
基于所述灰阶吸收图确定所述IC设计布局的目标吸收值；以及
基于每个像素单元的所述局部区域吸收值和所述IC设计布局的确定的目标吸收值来对所述IC设计布局的每个像素单元执行热虚拟单元插入。
10.一种方法，包括：
接收包括不是热虚拟单元的多个像素单元的集成电路(IC)设计布局；
仿真包括所述多个像素单元的每一个的所述IC设计布局的热效应；
生成包括所述多个像素单元的每一个的所述IC设计布局的反射图；
针对整个所述IC设计布局的均匀反射率，确定所述多个像素单元的每一个的局部区域吸收值；
针对整个所述IC设计布局的均匀反射率，确定所述IC设计布局的目标吸收值；
基于所确定的目标吸收值，识别将被添加至所述IC设计布局的一个或多个热虚拟单元的布置；
当热虚拟单元与像素单元边界内的半导体结构重叠时，修改所述热虚拟单元的布置或结构；
在修改之后，将所述热虚拟单元插入到所述IC设计布局中；以及
在存储部件中存储具有所述热虚拟单元的所述IC设计布局。
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