CN102468240A - 集成电路及其制造方法 - Google Patents

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Abstract

一种形成集成电路的方法，包括形成多个沿着第一方向纵向地排布在衬底上方的栅极结构。对衬底实施多个角度离子注入。每个角度离子注入具有各自的关于第二方向的注入角度。第二方向基本上与衬底的表面平行并且基本上与第一方向垂直。每个所述注入角度都基本上大于0°。

Description

集成电路及其制造方法
技术领域
本公开大体上涉及半导体器件的领域，更具体地说，是涉及集成电路和形成集成电路的方法。 
背景技术
半导体集成电路(IC)产业经历了快速增长。IC材料和设计中的技术进步产生了ICs代，其中每个代都具有比上一代更小和更复杂的电路。然而，这些进步增加了加工和制造ICs的复杂性，为了实现这些进步，需要IC加工和制造中的相同进步。 
在IC发展的过程中，功能密度(如每芯片面积上的互连器件数量)大幅增加了，而几何尺寸(如使用制造工艺可以生产的最小部件(或线路))减小了。按比例缩小工艺一般通过提高生产效率和降低相关成本来提供效益。这种按比例缩小也产生相对高的功耗值，可以通过使用低功耗器件如金属氧化物半导体(CMOS)器件来设法解决所述情况。 
发明内容
针对现有技术的问题，本发明提供了一种形成集成电路的方法，所述方法包括：沿着第一方向形成多个纵向地排布在衬底上方的栅极结构；以及对所述衬底实施多个角度离子注入，每个所述角度离子注入都具有各自的关于第二方向的注入角度，其中所述第二方向基本上与所述衬底的表面平行并且基本上与所述第一方向垂直，并且每个所述注入角度基本上大于0°。 
根据本发明所述的方法，其中所述角度离子注入包括口袋离子注入，源极/漏极(S/D)离子注入，和轻掺杂漏极(LDD)离子注入的至少之一。 
根据本发明所述的方法，其中所述角度离子注入是口袋离子注入并且 具有相同的注入角度，而且所述注入角度在约5°到约40°的范围。 
根据本发明所述的方法，其中所述角度离子注入是口袋离子注入并且具有相同的注入角度，而且所述注入角度在约50°到约85°的范围。 
根据本发明所述的方法，其中所述角度离子注入是口袋离子注入并且具有相同的注入角度，而且所述注入角度在约15°到约40°的范围。 
根据本发明所述的方法，其中每个所述角度离子注入的注入剂量都比注入方向垂直于所述栅极结构侧边的离子注入的注入剂量低。 
根据本发明所述的方法，其中两个相邻的栅极结构之间有间距(s)，并且每个所述栅极结构具有高度(h)，每个所述角度离子注入都具有从基本上垂直于所述衬底的表面的方向倾斜的倾斜角，并且所述倾斜角在约atan(s/2h)到约atan(s/h)的范围。 
根据本发明所述的一种形成至少一个晶体管的方法，所述方法包括：沿着第一方向形成多个纵向地排布在衬底上方的伪栅极结构，其中两个相邻的伪栅极结构之间有间距(s)，并且每个所述伪栅极结构具有高度(h)；以及对所述衬底实施多个口袋离子注入，每个所述口袋离子注入都具有各自的关于第二方向的注入角度，其中所述第二方向基本上与所述衬底的表面平行并且基本上与所述第一方向垂直，并且每个所述注入角度基本上大于0°。 
根据本发明所述的方法，其中所述口袋离子注入具有相同的注入角度并且所述注入角度在约5°到约40°的范围。 
根据本发明所述的方法，其中所述口袋离子注入具有相同的注入角度并且所述注入角度在约50°到约85°的范围。 
根据本发明所述的方法，其中所述口袋离子注入具有相同的注入角度并且所述注入角度在约15°到约40°的范围。 
根据本发明所述的方法，其中每个所述口袋离子注入的注入剂量比注入方向垂直于所述栅极结构侧边的离子注入的注入剂量低。 
根据本发明所述的方法，其中每个所述口袋离子注入都具有从基本上垂直于所述衬底的表面的方向倾斜的倾斜角，并且所述倾斜角在约atan(s/2h)到约atan(s/h)的范围。 
根据本发明所述的一种集成电路包括：多个栅极结构，所述多个栅极结构具有第一方向并位于衬底上方，其中两个相邻栅极结构之间有间距(s)，并且每个所述栅极结构具有高度(h)；和多个掺杂区域，每个所述掺杂区域邻近所述栅极结构的至少一个侧壁，其中所述掺杂区域通过多个角度离子注入形成，每个所述角度离子注入都具有各自的关于第二方向的注入角度，所述第二方向基本上与所述衬底的表面平行并且基本上与所述第一方向垂直，并且每个所述注入角度都基本上大于0°。 
根据本发明所述的集成电路，其中所述角度离子注入包括口袋离子注入，源极/漏极(S/D)离子注入，和轻掺杂漏极(LDD)离子注入的至少之一。 
根据本发明所述的集成电路，其中所述角度离子注入是口袋离子注入并且具有相同的注入角度，而且所述注入角度在约5°到约40°的范围。 
根据本发明所述的集成电路，其中所述角度离子注入是口袋离子注入并且具有相同的注入角度，而且所述注入角度在约50°到约85°的范围。 
根据本发明所述的集成电路，其中所述角度离子注入是口袋离子注入并且具有相同的注入角度，而且所述注入角度在约15°到约40°的范围。 
根据本发明所述的方法，其中每个所述角度离子注入的注入剂量比注入方向垂直于所述栅极结构侧边的离子注入的注入剂量低。 
根据本发明所述的方法，其中每个所述角度离子注入都具有从基本上垂直于所述衬底的表面的方向倾斜的倾斜角，并且所述倾斜角在约atan(s/2h)到约atan(s/h)的范围。 
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。 
图1是示出形成集成电路的示例性方法的流程图。 
图2A是示出受到多个离子注入的示意性集成电路的顶视图的示意图。 
图2B是示出沿着图2A所示截取线2B-2B所取的横截面视图的示意图。 
图3是根据一些实施例，示出阈值电压变化和栅极结构高度之间的关系的示意图。 
图4A是根据一些实施例，示出包括漏极诱导势垒降低(DIBL)效应和导通电流(Ion)的模拟数据的表格的示意图。 
图4B是根据一些实施例，示出包括漏极诱导势垒降低(DIBL)效应和导通电流(Ion)的模拟数据的表格的示意图。 
图5是根据一些实施例，示出晶体管电阻和晶体管栅极长度之间关系的示意图。 
图6是根据一些实施例，示出电子迁移率和晶体管栅极长度之间关系的示意图。 
具体实施方式
一般，实施多个离子注入形成晶体管的源极/漏极(S/D)区域，轻掺杂漏极(LDD)区域，和口袋区域。在一些实例中，每个离子注入都具有垂直于栅极电极的每个侧边的注入方向。在一些其它情况中，当晶圆旋转0°，90°，180°和270°时在晶圆上实施四重离子注入工艺。 
可以发现，当按比例缩小集成电路时，因为栅极电极高度比栅极电极间距的高纵横比，形成S/D区域，LDD区域，和/或口袋区域的离子注入可能会受阻。阻挡离子注入可能会使同一块晶圆上的器件的电性能发生不需要的变化。不能获得器件基本均匀的电性能。 
据了解为了实施本公开的不同部件，以下描述提供了许多不同的实施例。以下描述元件和排布的特定实例以简化本公开。当然这些仅仅是实例并不打算限定。另外，本公开可能在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。而且，本公开中一个部件形成在另一个部件上，一个部件与另一个部件的连接，和/或联接的形成包括其中部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在部件之间的实施例，使得部件不直接接触。另外，空间相对位置的术语，例如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)是用于简化本公 开中一个部件和另一个部件的关系。这些相对术语为了表示具有这些部件的器件的不同方位。 
图1是根据一些实施例，示出形成集成电路的示例性方法的流程图。在图1中，形成集成电路的方法100可以包括形成多个沿着第一方向纵向地在衬底上排布的栅极结构(步骤110)。方法100可以还包括对衬底实施多个角度离子注入(步骤120)。每个角度离子注入可以具有各自的关于第二方向的注入角度。第二方向基本上与衬底的表面平行并且基本上与第一方向垂直(正交)。每个注入角度可以基本上大于0°。 
图2A是示出受到多个离子注入的示例性集成电路的顶视图的示意图。在图2A中，集成电路200可以包括至少一个晶体管，如晶体管201。集成电路200可以是数字电路，模拟电路，混合信号电路，静态随机存取存储器(DRAM)电路，嵌入式DRAM电路，非易失性存储器电路等，FLASH，EPROM，E2PROME，现场可编程门电路，或这些电路的任何组合。 
参考图2A，集成电路200可以包括多个形成在衬底203上方的栅极结构，如栅极结构210a-210c。栅极结构210a-210c可以以方向211布线(互连)，即布线方向。在一些实施例中，衬底203可以包括元素半导体材料，化合物半导体材料，和合金半导体材料，或任何其它合适的材料或其组合。元素半导体材料可以包括晶体硅或晶体锗，多晶硅或多晶锗，或非晶形结构的硅或锗。化合物半导体材料可以包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟，和/或锑化铟。合金半导体材料可以包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP，和/或GaInAsP。在至少一个实施例中，合金半导体衬底可以含有梯度SiGe部件，其中Si和Ge成分从一个位置上的一个比例变化到另一个位置上的另一个比例。在另一个实施例中，合金SiGe形成在硅衬底的上方。在又一个实施例中，SiGe衬底是拉紧(应变)的。另外，半导体衬底可以是绝缘体上半导体，如绝缘体上硅(SOI)，或薄膜晶体管(TFT)。在一些实例中，半导体衬底可以包括掺杂的外延层或埋氧层。在其它实例中，化合物半导体衬底可以具有多层结构，或衬底可以包括多层化合物半导体结构。 
在一些实施例中，栅极结构210a-210c中的每一个可以是导电栅极结 构，如多晶硅栅极结构，金属栅极结构，伪栅极结构，或任何合适的栅极结构。例如，导电栅极结构可以具有包括栅极介电层，导电材料层，和/或其它合适的层的堆叠结构。金属栅极结构可以具有包括高介电常数栅极层，扩散阻挡层，金属功函数层，金属层，和/或其它合适的层。伪栅极结构可以具有包括伪材料层，硬掩模层，和/或其它合适的层的堆叠结构。 
再参考图2A，方向213可以基本上与衬底203的表面平行并且基本上与方向211垂直。集成电路200的衬底203可以经受多个角度离子注入，如角度离子注入220a-220d。角度离子注入220a-220d可以形成至少部分多个掺杂区域，如形成在衬底203中的掺杂区域225a-225d。每个掺杂区域225a-225d都可以邻近栅极结构210a-210c的至少一个侧壁。例如，掺杂区域225a邻近栅极结构210a的侧壁。掺杂区域225b邻近栅极结构210a和210b的侧壁。掺杂区域225c邻近栅极结构210b和210c的侧壁。掺杂区域225d邻近栅极结构210c的侧壁。可以注意到，角度离子注入220a-220d的数量仅仅是示例性的。本申请的范围不限于此。 
参考图2A，每个角度离子注入220a-220d都可以分别具有关于方向213的注入角度θ1-θ4。每个注入角度θ1-θ4都可以基本上大于0°。在一些实施例中，术语“基本上大于0°”可以表示每个注入角度θ1-θ4都基本上等于或大于5°。在其它实施例中，每个注入角度θ1-θ4可以在约5°到约40°的范围内。在一些其它实施例中，每个注入角度θ1-θ4可以在约50°到约85°的范围内。在又一些其它实施例中，每个注入角度θ1-θ4可以在约15°到约40°的范围内。 
图2B是示出沿着图2A所示截取线2B-2B所取的横截面视图的示意图。在图2B中，栅极结构210a-210c可以形成在衬底203上方。间隔(未示出)可以排布在栅极结构210a-210c的侧壁上。栅极结构210a和210b可以具有间距s。每个栅极结构210a-210c可以具有高度h。高度比间距的纵横比可以表示为h/s。 
在一些实施例中，每个角度离子注入220a-220d可以倾斜角度φ，所述角度φ是从基本上垂直于衬底203的表面203a的方向开始倾斜。在一些实施例中，倾斜角φ的范围可以从约atan(反正切)(s/2h)到约atan(s/h)。 由于注入角度θ1-θ4的使用，倾斜角度φ可以大于atan(s/2h)并且由栅极结构210a-210c的高度导致的屏蔽效应可以降低。在其它实施例中，约atan(s/2h)或更少的倾斜角φ仍然可以应用于角度离子注入220a-220d。在一些实施例中，大约50％或更多的剂量可以注入到栅极结构210a-210c下面。 
角度离子注入220a-220d可以是口袋离子注入，源极/漏极(S/D)离子注入，轻掺杂漏极(LDD)离子注入，和/或任何在掺杂区域225a-225d中或邻近掺杂区域225a-225d实施的离子注入。在一些实施例中，掺杂区域225a可以包括S/D掺杂区域221a和口袋掺杂区域223a，掺杂区域225b可以包括S/D掺杂区域221b和口袋掺杂区域223b和223c，掺杂区域225c可以包括S/D掺杂区域221c和口袋掺杂区域223d和223e，掺杂区域225d可以包括S/D掺杂区域221d和口袋掺杂区域223f。 
在一些实施例中使用S/D离子注入，S/D掺杂区域221a-221d可以形成在衬底203中。在使用口袋离子注入的其它实施例中，口袋掺杂区域223a-223f可以形成在衬底203中并且邻近栅极结构210a-210c的侧壁。在一些形成至少一个N-型晶体管的实施例中，S/D掺杂区域221a-221d可以具有N-型掺杂剂如砷(As)，磷(P)，其它族V元素，或这些元素的任何组合，而且口袋掺杂区域223a-223f可以具有P-型掺杂剂如硼(B)和/或其它族III元素。在形成至少一个P-型晶体管的其它实施例中，S/D掺杂区域221a-221d可以具有掺杂剂如硼(B)和/或其它族III元素，而且口袋掺杂区域223a-223f可以具有N-型掺杂剂如砷(As)，磷(P)，其它族V元素，或这些元素的任意组合。 
图3是根据一些实施例，示出阈值电压变化和栅极结构高度之间的关系的示意图。在图3中，垂直轴代表阈值电压变化(ΔVth)，并且水平轴代表栅极结构210a-210c(图2B中示出)的高度。至少在图2A/2B中示出的实施例中，栅极结构210a和210b之间的间距可以固定在约90nm。对于样品1，实施了四个口袋离子注入。每个离子注入都具有与栅极结构的边缘垂直的注入角度。即，当衬底旋转0°，90°，180°和270°时实施离子注入。对于样品2，实施两个口袋离子注入。两个口袋离子注入之一在具有0度注入角度的栅极结构的一个边缘上实施，而另一个在具有0度注 入角度的栅极结构的相反边缘上实施。对于样品3，实施四个口袋离子注入220a-220d。每个注入角度θ1-θ4都是约30°。在一些实施例中，样品3的每个口袋离子注入的注入剂量都比样品1和样品2的低。 
可以注意到，两个相邻栅极结构之间的间距是固定的。如果栅极结构的高度增加，栅极结构的纵横比(h/s)也增加。由于纵横比的增加，每个样品中的阈值电压变化(ΔVth)增加。 
也可以注意到，样品3的每个口袋离子注入具有基本上大于0°的注入角度，如约30°。可以发现，样品3的阈值电压变化(ΔVth)基本上比样品1和样品2的低。由于较低的阈值电压变化(ΔVth)，可以获得更均匀的电性能，如驱动电流。 
图4A是根据一些实施例，示出包括漏极诱导势垒降低(DIBL)效应和导通电流(Ion)的实验数据的表格的示意图。在图4A中，样品4具有四个口袋离子注入和与样品1相同的注入角度，以上结合图3描述过样品1。对于样品5，实施四个口袋离子注入220a-220d。每个注入角度θ1-θ4是约15°。在一些实施例中，样品5的每个口袋离子注入的注入剂量都比样品4的低。如图4A所示，样品5具有较低的DIBL效应和较高的导通电流。样品5的DIBL效应和导通电流比样品4的好。 
图4B是根据一些实施例，示出包括漏极诱导势垒降低(DIBL)效应和导通电流(Ion)的模拟数据的表格的示意图。如图4B所示，样品5的DIBL效应和导通电流的模拟数据比样品4的好。如图4A-4B所示，关于DIBL效应和导通电流的实验数据和模拟数据的趋势是一致的。 
图5是根据一些实施例，示出晶体管电阻和晶体管的栅极长度之间的关系的示意图。在图5中，垂直轴表示晶体管打开时的晶体管电阻(Rtot)而水平轴表示晶体管的栅极长度(Lg)。对于样品6，实施四个口袋离子注入。口袋离子注入的注入角度可以与以上结合图3描述的样品1的注入角度相同。对于样品7，实施四个口袋离子注入22θa-220d。每个注入角度θ 1-θ4是约30°。对于样品8，实施四个口袋离子注入220a-220d。每个注入角度θ1-θ4是约25°。如图5所示，通过不同栅极长度处样品的平均值连接样品6-8的线。可以发现，样品7和样品8的晶体管电阻比样品6的低。 在一些实施例中，样品7或样品8的每个口袋离子注入的注入剂量都比样品6的低。 
图6是示出电子迁移率和晶体管的栅极长度之间的关系的示意图。在图6中，垂直轴表示电子迁移率而水平轴表示晶体管的栅极长度(Lg)。如图6所示，样品7和样品8的电子迁移率比样品6的高。 
可以注意到，以上结合图1和2A-2B描述的方法100的步骤仅仅是示例性的。根据不同的工艺流程，方法100可以包括不同的步骤。例如，可以通过先加工栅极工艺或后加工栅极工艺形成栅极结构210a-210c。在一些使用后加工栅极工艺的实施例中，方法100可以包括栅极替换工艺。栅极结构210a-210c可以是伪(虚拟)栅极结构。每个伪的栅极结构210a-210c可以包括形成在其上方的伪栅极材料和硬掩模材料。伪栅极材料可以由至少一种材料如多晶硅，非晶形硅，氧化硅，氮化硅，或蚀刻速率基本上与间隔(图2B示出)不同的材料形成。 
对于栅极后加工工艺，可以通过例如湿法蚀刻工艺，干法蚀刻工艺，或这些的任意组合除去硬掩模材料和伪栅极材料。在除去伪栅极材料以后，方法10()可以包括形成栅极电极材料在其中排布了伪栅极材料的开口中。在一些实施例中，栅极电极材料可以是包括扩散阻挡层，金属功函数层，金属导电层，和/或其它合适材料层的堆叠结构。 
在一些实施例中，至少一个高介电常数(高-k)层(未示出)可以形成在栅极电极材料的下面。高-k介电材料可以包括高-k介电材料如HfO2，HfSiO，HfSiON，HfTaO，HfTiO，HfZrO，其它合适的高-k介电材料，或这些材料的任意组合。在一些实施例中，高-k材料还可以选自金属氧化物，金属氮化物，金属硅酸盐，过渡金属氧化物，过渡金属氮化物，过渡金属硅酸盐，金属氮氧化物，金属铝酸盐，锆硅酸盐，锆铝酸盐，氧化硅，氮化硅，氮氧化硅，氧化锆，氧化钛，氧化铝，二氧化铪-氧化铝合金，其它合适的材料，或这些材料的任意组合。 
在一些实施例中，可以设置扩散阻挡以防止功函数金属材料的金属离子扩散到栅极介电材料中。扩散阻挡可以包括至少一种材料如氧化铝，铝，氮化铝，钛，氮化钛(TiN)，钽，氮化钽，其它合适的材料，和/或这些 材料的组合。 
在一些实施例中，这些功函数金属层可以包括至少一个P-金属功函数层和/或至少一个N-金属功函数层。P-型功函数材料可以包括成分如钌，钯，铂，钴，镍，和导电金属氧化物，和/或其它合适的材料。N-型金属材料可以包括成分如铪，锆，钛，钽，铝，金属碳化物(如铪碳化物，锆碳化物，钛碳化物，铝碳化物)，铝化物，和/或其它合适的材料。在一些实施例中，金属导电层可以由至少一种材料，如铝，铜，Ti，TiN，TaN，Ta，TaC，TaSiN，W，WN，MoN，MoN，MoON，RuO2，和/或其它合适的材料。 
在一些实施例中，介电材料，接触插塞，通孔插塞，金属区域，和/或金属线(未示出)可以形成在栅极电极部分210a-210c上方用于互连。介电层可以包括材料如氧化硅，氮化硅，氮氧化硅，低-k介电材料，超低-k介电材料，或这些的任意组合。通孔插塞，金属区域，和/或金属线可以包括材料如钨，铝，铜，钛，钽，氮化钛，氮化钽，硅化镍，硅化钴，其它合适的导电材料，和/或这些的组合。通孔插塞，金属区域，和/或金属线可以通过任何合适的工艺形成，如沉积，光刻，和蚀刻工艺，和/或这些的组合。 
在示例性实施例中，形成集成电路的方法包括形成多个沿着第一方向纵向地排布在衬底上方的栅极结构。对衬底实施多个角度离子注入。每个角度离子注入都各自具有关于第二方向的注入角度。第二方向基本上与衬底的表面平行并且基本上与第一方向垂直。每个注入角度基本上都大于0°。 
在另一个示例性实施例中，集成电路包括多个沿着第一方向纵向地排布在衬底上方的栅极结构。两个相邻的栅极结构之间有间距(s)，每个栅极结构有高度(h)。多个掺杂区域的每一个都邻近栅极结构的至少一个侧壁。通过多个角度离子注入形成掺杂区域。每个角度离子注入都各自具有关于第二方向的注入角度。第二方向基本上与衬底的表面平行并且基本上与第一方向垂直。每个注入角度都基本上大于0°。 
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使 用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。 

Claims (10)

1.一种形成集成电路的方法，所述方法包括：
沿着第一方向形成多个纵向地排布在衬底上方的栅极结构；以及
对所述衬底实施多个角度离子注入，每个所述角度离子注入都具有各自的关于第二方向的注入角度，其中所述第二方向基本上与所述衬底的表面平行并且基本上与所述第一方向垂直，并且每个所述注入角度基本上大于0°。
2.根据权利要求1所述的方法，其中所述角度离子注入包括口袋离子注入，源极/漏极(S/D)离子注入，和轻掺杂漏极(LDD)离子注入的至少之一。
3.根据权利要求2所述的方法，其中所述角度离子注入是口袋离子注入并且具有相同的注入角度，而且所述注入角度在约5°到约40°的范围。
4.根据权利要求2所述的方法，其中所述角度离子注入是口袋离子注入并且具有相同的注入角度，而且所述注入角度在约50°到约85°的范围。
5.根据权利要求2所述的方法，其中所述角度离子注入是口袋离子注入并且具有相同的注入角度，而且所述注入角度在约15°到约40°的范围。
6.根据权利要求2所述的方法，其中每个所述角度离子注入的注入剂量都比注入方向垂直于所述栅极结构侧边的离子注入的注入剂量低。
7.根据权利要求1所述的方法，其中两个相邻的栅极结构之间有间距(s)，并且每个所述栅极结构具有高度(h)，每个所述角度离子注入都具有从基本上垂直于所述衬底的表面的方向倾斜的倾斜角，并且所述倾斜角在约atan(s/2h)到约atan(s/h)的范围。
8.一种形成至少一个晶体管的方法，所述方法包括：
沿着第一方向形成多个纵向地排布在衬底上方的伪栅极结构，其中两个相邻的伪栅极结构之间有间距(s)，并且每个所述伪栅极结构具有高度(h)；以及
对所述衬底实施多个口袋离子注入，每个所述口袋离子注入都具有各自的关于第二方向的注入角度，其中所述第二方向基本上与所述衬底的表面平行并且基本上与所述第一方向垂直，并且每个所述注入角度基本上大于0°。
9.根据权利要求8所述的方法，其中所述口袋离子注入具有相同的注入角度并且所述注入角度在约5°到约40°的范围。
10.一种集成电路包括：
多个栅极结构，所述多个栅极结构具有第一方向并位于衬底上方，其中两个相邻栅极结构之间有间距(s)，并且每个所述栅极结构具有高度(h)；和
多个掺杂区域，每个所述掺杂区域邻近所述栅极结构的至少一个侧壁，其中所述掺杂区域通过多个角度离子注入形成，每个所述角度离子注入都具有各自的关于第二方向的注入角度，所述第二方向基本上与所述衬底的表面平行并且基本上与所述第一方向垂直，并且每个所述注入角度都基本上大于0°。
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