CN102460582B - 嵌入式数字ip条芯片 - Google Patents

嵌入式数字ip条芯片 Download PDF

Info

Publication number
CN102460582B
CN102460582B CN201080030078.8A CN201080030078A CN102460582B CN 102460582 B CN102460582 B CN 102460582B CN 201080030078 A CN201080030078 A CN 201080030078A CN 102460582 B CN102460582 B CN 102460582B
Authority
CN
China
Prior art keywords
area
integrated circuit
configurable logic
digital
logic cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080030078.8A
Other languages
English (en)
Other versions
CN102460582A (zh
Inventor
C·沃特曼
C·H·李
R·G·克利夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of CN102460582A publication Critical patent/CN102460582A/zh
Application granted granted Critical
Publication of CN102460582B publication Critical patent/CN102460582B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17732—Macroblocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了一种集成电路。该IC包括具有可编程逻辑单元阵列的第一区域。IC还包括并入IC中的并且与第一区域通信的第二区域。第二区域包括标准逻辑单元和基本单元。在一个实施例中，标准逻辑单元被装配或互联从而容纳已知协议。基本单元包括可配置逻辑从而适应由基本单元支持的新兴通信协议的修改。在一个实施例中，第二区域能够被嵌入到第一区域中。在另一个实施例中，围绕第一区域的周界定义第二区域。可配置逻辑可以包括具有金属掩模可编程互联的混合逻辑元件，以便随着新兴通信协议演变和修改，IC能够被修改从而提供协议中的变化。在另一个实施例中，通过以特定应用空间为目标的全新功能代替初始功能，通用设备能够被定制，例如，用40G/100G以太网和Interlaken(用于有线线路的应用)代替初始功能例如PCI？Express(用于基于计算的应用)。还提供了设计集成电路的方法。

Description

嵌入式数字IP条芯片
背景技术
可编程逻辑器件例如现场可编程门阵列(FPGA)一般用作原型平台，但是已经普遍被专用集成电路(ASIC)所取代，这主要是由于随着产品开发为高容量而导致的成本和功率原因。供货商一般为客户提供向FPGA中原型的迁移路径(migrationpath)，然后当设计稳定时通过将设计转换为结构化的ASIC来减少成本和功率。另外，一旦标准化成熟，直接位于FPGA内表示大量数字逻辑块的硬宏(例如，PCI-Express2.0标准块)就被嵌入可编程逻辑器件。
无论哪一种情况，随着新兴协议(emergingprotocols)正在发展成便于新的高带宽应用，需要快速地对功能性进行原型验证并将可行的产品投入市场。对于产品采用来说，产品上市时间是至关重要的。对于开发者来说，为了使其产品能够用于大量生产，成本和功率也是所关心的问题。当直接继续进行标准单元实现时，新兴协议还没有成熟到达到所需的稳定性水平，而且存在着在提交设计之后不得不进行额外的重大改变的高风险。因此，对于新兴协议来说，迁移路径和嵌入式硬宏二者都具有缺点，这是因为随着新兴协议的发展在需要确定迁移或提供硬宏与对灵活性的需求之间存在平衡。
在这种背景中本发明的实施例出现。
发明内容
本发明的实施例提供了用于具有混合平台的集成电路的电路和方法，其提供新兴协议所需要的灵活性，还使容纳新兴协议所需的面积和功率最小化。应意识到能够以许多方式实现本发明，例如过程、装置、系统、设备或在计算机可读介质上的方法。下面描述本发明的一些创造性的实施例。
在一个实施例中，提供了一种集成电路(IC)。该IC包括核区域，其具有可编程逻辑单元的阵列。IC还包括数字条，其被并入该IC并与核区域通信。数字条包括标准逻辑单元和基本单元。在一个实施例中，标准逻辑单元被装配或互连以容纳已知或成熟的协议。基本单元包括可配置逻辑单元，以适应由基本单元支持的新兴通信协议的改变。在一个实施例中，数字条能够被嵌入核区域中。在另一个实施例中，在所述核区域的周界(或周界的一部分)周围定义数字条。可配置逻辑单元可以包括混合逻辑元件，其具有可能需要对布线结构的金属层改变的可修改互连。因此，随着新兴通信协议演变和更改，IC可以被更改为容纳协议的改变。在一个实施例中，所述数字IP条的基本层与门阵列类似，因此不会在金属层重新设计(re-spin)期间接触。在该实施例中，通过添加一些金属层来建立包括多个简单功能单元的逻辑单元，数字条依据门阵列技术被分层设置(layer)。应该意识到通过最小的金属层可编程性建立复杂功能，简单功能单元能够被配置。因此，通过将简单功能单元拼接(stitch)在一起，数字条逻辑单元能够潜在地支持多个独立功能。反过来，通过编程到IC中的布线(route)变化，提供协议的变化。应注意的是可修改的互连可以被称为可编程互连，其中特定单元集被绕过，并且被绕过的单元的相应功能由在FPGA核区域中的实现所代替或另外在结构化的ASIC单元中的第二实现代替。在一个实施例中，由于单元和单元功能的硬连线功能之间的固定布线，混合逻辑元件比现场可编程门阵列的可编程逻辑元件消耗更少的面积。
在另一个实施例中，提供了用于设计集成电路(IC)的方法。方法包括对IC的已生成设计执行时序分析，并识别已生成设计的关键时序路径。在设计中取代沿关键时序路径的可编程逻辑单元。来自IC的核区域的可编程逻辑单元被位于与核区域分离的数字条内的标准单元代替。数字条包括可以被称为混合逻辑元件的基本单元。在数字条内可能存在由混合逻辑元件(基本单元)与标准单元的混合组成的异类区域，以及仅由混合逻辑元件(基本单元)或标准单元组成的同类区域。这里所述的实施例致力于使数字条尽可能是混合逻辑元件的同类从而允许最大的灵活性。在一个实施例中，混合逻辑元件能够依据门阵列建立，其中数字条单元可以被拆到基本层并被更小的门阵列单元代替。例如，数字条可以具有两层可编程金属层并且门阵列可以具有用于单元功能中的布线和晶体管配置的四层金属层。IC的设计被重新生成，其中标准单元被设置在数字IP条内。数字IP条与IC的核区域接口连接。在一个实施例中，重新生成的设计可以被存储用于真实IC的生产。在另一个实施例中，用混合逻辑元件代替以前设计的可编程逻辑元件。混合逻辑元件位于与核区域分离定义的数字条区域内。虽然混合逻辑元件消耗IC的更少面积和金属化层，但是其可配置为支持任何新兴通信协议的改变。在一个实施例中，潜在地进行三次迭代设计，其中首先定义混合逻辑元件(粗略迭代)，接着是门阵列单元(介质迭代)，再接着是标准单元(精细迭代)。
通过下面详细的说明并结合附图，举例说明本发明的原理，本发明的其它方面将变得显而易见。
附图说明
通过参照下面结合附图做出的说明，可以最佳地理解本发明。
图1是图示说明根据本发明的一个实施例具有数字条区域的集成电路的结构的主要概述的简化示意图。
图2是图示说明根据本发明的一个实施例对图1的集成电路的不同区域内的部件提供进更多细节的一部分集成电路的简化示意图。
图3是图示说明根据本发明的一个实施例用于数字条区域的单元的混合逻辑元件的结构的简化示意图。
图4图示说明典型的通过可编程逻辑器件的示例性线路数据处理流。
图5是图示说明根据本发明的一个实施例在数字条区域内使用逻辑电路的混合宽数据流结构的简化示意图。
图6A-图6B图示说明根据本发明的一个实施例在数字条区域中包括接口逻辑电路。
图7是图示说明根据本发明的一个实施例用于生产具有本文描述的数字条区域的集成电路的流程图的简化示意图。
具体实施方式
提供了一种具有数字条区域的集成电路。然而，对本领域技术人员来说显而易见的是可以在缺少一些或全部这些具体细节的情况下实践本发明。在其它实例中，为了不致对本发明造成不必要的模糊，没有详细描述公知的过程操作。
这里描述的实施例提供具有混合平台的集成电路。在一个实施例中，集成电路具有可编程逻辑器件(PLD)核区域(例如现场可编程门阵列FPGA核区域)以及数字知识产权(IP)条或块，该数字IP条或块还可以被称为结构化专用集成电路(ASIC)条或阵列。数字条包括基本单元和标准单元宏，所述基本单元的数字功能性能够被有限数量的金属掩模修改，所述标准单元宏容纳成熟功能/协议。在一个实施例中，数字条位于模拟块和FPGA核区域之间。在另一个实施例中，数字条被并入或嵌入核区域内，以封装时序关键电路(timingcriticalcircuit)例如存储控制器。正如以下将更详细说明的，数字条被建立为可定制的平台，从而允许用户以低的总开销将专有的逻辑功能从核区域迁移到该区域。在一个实施例中，“金属可编程”技术或数字条被定义为逻辑单元阵列，其中在最初的1-5层(1-5LM)金属层中提供布线选择，6层及以上的金属层(6-11LM)用于全局信号，包括布线、时钟、复位等。因此，数字条的逻辑单元从现场可编程门阵列的意义来说不是现场可配置，即，数字条的逻辑单元是用户不可配置的。然而，数字条的逻辑单元可以由芯片所有者进行金属掩模编程，如本领域技术人员将意识到的，这将导致临时花费(non-recurringexpense)。
图1是图示说明根据本发明的一个实施例具有数字条的集成电路的结构的主要概观的简化示意图。集成电路100包括核区域108，输入/输出(I/O)区域106，数字知识产权(IP)条104以及物理介质连接(PMA)区域102。本领域的技术人员将意识到核区域108包括用于可编程逻辑器件的可编程逻辑元件(例如FPGA)、关联的随机访问存储器(RAM)以及一般在FPGA的核区域内的其它块。I/O区域106包括逻辑电路，其使集成电路100能够通过已知标准与各种其它芯片通信，已知标准例如，高速串行接口(HSSI)标准。数字IP条104包括基本单元、混合逻辑元件以及下面进一步描述的标准单元。在一个实施例中，数字IP条104包括低偏斜高速时钟网络，从而在数字IP条内驱动标准单元宏和基本单元阵列之间的数据。在另一个实施例中，可以在标准单元宏内采用多个时钟域来分隔基本单元阵列，从而以潜在的更高频率支持功能，例如在每个通道基础上的线道绑定和速率匹配。本领域的技术人员将意识到物理介质连接(PMA)区域102是模拟/数字接口。
图2是图示说明根据本发明的一个实施例对图1的集成电路的不同区域内的部件提供更多细节的一部分集成电路的简化示意图。集成电路100包括核区域108、I/O区域106、数字IP条104以及PMA区域102。通常以模拟电路实现的PMA功能性包括可编程预修正和均衡化、时钟数据恢复、并串行转化/串并行转化以及I/O缓冲。正如本领域的技术人员将认识到的，该功能性是示例性的并且不意味着作为限制，并且可以通过PMA通道130实现。数字IP条104被构造成实现高带宽或着重新兴协议的自定义应用，例如，可能发展或变化的协议。如以上提及的，数字IP条104包括基本单元和标准单元宏，所述基本单元的数字功能性能够用有限数量的金属掩模修改，并且标准单元宏加速或退化成熟的功能。因此，数字IP条可以支持可配置的协议。例如，关于高速多线道(multi-lane)的新兴通信协议(例如JESD204A、Hypertransportv3.1、SFI-S等)或单线道新兴协议(例如10G-SDI、10GEPON/GPON、OBSAIv4.0、CPRIv4.0等)，用于容纳这些协议和随协议发展产生的任何变化的逻辑电路可以位于PMA区域102和核区域108之间的数字IP区域104中。可替换地，数字IP条104还能够被嵌入在核区域108内，从而封装时序关键电路例如存储控制器、处理器以及数据链路层功能(例如介质访问控制MAC功能)。数字IP条还可以包括混合逻辑元件(HLE)，其能够被采用/被互连，以容纳新兴协议，正如下面进一步描述的。在一个实施例中，来自受让人的HardCopy系列的HLE可以被用作粗调单元(coarsecell)，其具有用于单元功能的用户布线和“编程/配置”的最小数量的金属层，即，经由一个金属层用于编程/配置，以及经由与其连接的两个金属层用于设计具体布线。因此，在一个实施例中HLE具有用于定义单元功能的两个预建的金属层。在另一个实施例中，针对门阵列单元的介质粒度，使用四个金属层是可能的。在该实施例中，根据功能的复杂性，单元功能由一层或两层建立，以及两层或三层用于设计具体布线。
在以下描述的实施例中应该意识到块功能被参数化并且在数据路径中具有使能或禁用的选择。在数字IP条104和核区域108之间传输数据可能需要使用相位补偿先进先出(FIFO)缓冲器来结合两个时钟网络，并且因此能够被视为在标准单元技术中实现的共同特征。在一个实施例中，该实现可以用标准单元技术设计或使用常规存储器建立，从而减少面积和功率。另外，被配置为消耗十二个晶体管的存储器比特的门阵列基本层单元可以被用于该特征。在另一个实施例中，HLE能够被分成两个存储器比特而不是使用消耗两个HLE(四十八个晶体管)的寄存器单元。随着晶体管尺寸的减小，使数字功能所占用的面积减小，导致未使用的硅区域或仅布线的面积能够用于数字IP条。如下面进一步描述的，在许多新兴协议中发现的宽连接(link-wide)功能可以被看作用于在本文讨论的数字IP条内实现的候选。多线道被结合在一起用于需要复合状态机的高带宽应用，从而首先协调基于独立线道的功能，然后协调宽连接功能。数据路径汇聚点(例如宽连接循环冗余校验(CRC)，扰码器以及桶式移位器)占用大量核区域的布线和查找表(LUT)资源两方面，因为计算波及(rippleacorss)整个数据路径宽度。因此，通过将标准单元、基本单元和/或HLE并入数字IP条104，这些宽连接功能可以被迁移到数字IP条104，因而释放核区域的可编程逻辑元件。本领域的技术人员将意识到通过减少数据路径宽度并去除不必要的流水线级来减少该功能的延迟，这对该功能是有益的，例如存储控制器和需要低往返延迟(roundtriplatency)的高性能应用例如，PCIExpress、HyperTransport(HT)(超传输)以及QuickPathInterconnect(QPI)(快速路径互联)。
在集成电路100的数字IP条104中，提供了金属掩模可编程单元120。在数字IP条104内提供大量标准单元122，以便有效地处理数据和操作任务，同时通过核区域108保持灵活性。例如，标准单元122可以包括上述CRC和扰码器功能性。另外，物理编码子层(PCS)通道125可以由标准单元的簇集(aclusteredsetofstandardcell)构成。实质上，数字IP条104混合了标准单元与金属掩模可编程单元。因此，在数字IP条104内存在不同种类的单元混合，例如，标准单元、混合逻辑元件以及基本单元。数字IP条104支持已知的通信标准，并且被配置为适应新兴的通信标准，例如，非公知或仍在开发的通信标准。数字IP条104还包括模拟/数字接口128和FIFO寄存器区域126，该FIFO寄存器区域126也可以被称为相位补偿区域并作为核区域108和数字IP条104之间的桥梁时钟结构。模拟/数字接口128允许模拟和数字接口之间(例如区域102和104)之间的通信。同样，FIFO区域126允许数字IP条104和I/O区域106的模拟部件之间的通信。在核区域108内，提供自适应查找表模块(ALM)以及随机访问存储块134。本领域技术人员将意识到ALM132为用户提供可编程功能，例如，在一个实施例中通过6输入LUT提供可编程功能。I/O组134被设置在区域106内。
图3是图示说明根据本发明的一个实施例用于数字条区域的混合逻辑元件的结构的简化示意图。混合逻辑元件(HLE)150a和150b被示例性说明而不意在作为限制。即，混合逻辑元件不限于图3所示的逻辑门，因为逻辑元件的任何适合组合都可以被放置在混合逻辑元件内。本领域的技术人员将意识到重复的预建结构(例如门阵列或结构化的ASIC)消耗更多的面积但使用更少的金属层。另外，随着每个技术节点(即90nm至45nm)面积减少，数字逻辑电路的量能够在给定面积中变为原来的四倍。同时，额外的金属层的成本急剧增加。因为面积的减少速度超过对消耗更多面积的复杂功能的需求，所以可编程逻辑器件或结构化ASIC变得更可行。增加的面积消耗可以涉及到增加的静态功率，因此针对每一应用可以考虑灵活性的等级。
在一个实施例中，由图3中HLE150a和150b表示的标准单元包括能够被配置为建立更复杂功能的底层功能。底层功能(lowlevelfunction)通过预定义金属层建立以形成更复杂的功能，该预定义金属层通过最小数量的“可编程”金属层而被互联。应该注意的是在一个实施例中可以通过在基本单元之间定义互联来构造HLE的标准单元。正如本领域的技术人员显而易见的，使提供更多可编程性的金属层最小化的折衷办法是未使用的底层功能消耗面积。因此希望减少整体面积效率，但是这种花费一般小于对固定的数字功能性做出完全的金属层改变。本文描述的具有数字IP条的平台容纳许多设计，并通过用数字IP条内的标准单元代替先前分配给核区域中基本单元的功能性来保持适应新兴通信协议的变化的灵活性。关于标准单元、混合逻辑元件以及基本单元的更多细节可以在美国专利7,243,329以及在美国专利公开20070210827中找到，出于所有目的这两篇文献通篇作为参考被并入本文。
图4图示说明通过可编程逻辑器件的典型流。多个线道170通过连接(link)172连接并分配至框架174。应该意识到线道170可以处理与变速箱、符号对准、编码/前向纠错(FEC)、模式检测、速率匹配以及抗偏斜功能性相关的数据。应该注意的是该功能性列举是示例性而不意为穷举性的。连接172表示结合，多线道经由这个结合被聚集。在一个实施例中，多线道可以被聚集用以扰码或CRC的目的。框架(frame)174从连接172接收数据并且该数据与模式检测、插入/删除、分段、重新装配(reassembly)、排队等相关。来自框架174的数据之后再次被聚集在对准(align)连接176中。在示例性实施例中，该数据可以被聚集用以动态移位的目的、变速箱以及CRC功能性。来自对准连接176的数据之后被分配至处理节点178，在处理节点178处数据能够被分析(parse)、检索、修改、过滤、排队、标记、布线(route)等。应该意识到随着数据速率的扩大，并且其中多条结合线道通过单个连接聚集，通过这些连接的结合线道发生路由/布线(route)拥塞。例如，随着32位数据路径扩展至128位、256位、512位数据路径，增加的输入导致在核区域中的聚集拥挤面积处增加的互联延迟。
本领域的技术人员将意识到针对图4的线道170、框架174以及处理节点178所定义的功能性非常适合于可编程逻辑器件。这里描述的实施例进一步增强可编程逻辑器件以容纳该功能性以及适应新兴协议的保持的灵活性。此外，关于图4所列举的功能性是示例性的并且不意在限制，因为可以包括一般由可编程逻辑器件所执行的其它功能性。
图5是图示说明根据本发明的一个实施例在数字条区域内使用逻辑电路的混合宽数据流结构的简化示意图。在图5中，来自连接200的数据被分配至数字IP条104内的标准单元202。根据本发明的一个实施例，标准单元202能够被配置为处理已知的或新兴的通信协议的数据速率。然后标准单元202将数据分配至核区域108和核区域内的关联的目的点。应该意识到能够通过编程互连来容纳新兴协议(例如，可以随时间变化的协议或未知的协议)，以便配置数字IP条104的标准单元、HLE和/或基本单元来执行先前分配给核区域的逻辑元件的功能性。因此，对于用户来说保持了灵活性。应该注意的是本文提及的编程互连可以是动态或静态的。动态互联表示功能可以经由多路复用器选择(例如CRC-32块)来使能，或如果功能不是特定的协议所需要的，则甚至绕过该功能。静态互连表示功能可以是可被修改为新功能的金属层(例如CRC-16)，前提是该新功能可以适应于相同的区域。
图6A-图6B图示说明根据本发明的一个实施例的在数字条中包括接口逻辑。集成电路220包括核区域108、数字IP条104以及PMA区域102。在核区域108内，接口逻辑电路126a和126b使核区域能够与芯片和/或其它器件的外部区域通信。接口区域126a和126b可以结合到数字IP条104内，从而节约核区域108内的面积，如图6B中区域126所示。将接口区域合并到集成电路220的数字IP条内释放了核区域108内的面积，并额外减少了功率消耗。本领域的技术人员将意识到通过将将接口逻辑电路从核区域合并至数字IP区域，以及将已知和新兴协议的功能性从核区域的逻辑单元迁移至数字IP区域，实现了总体面积的节约，该总体面积的节约是显著的。
图7是图示说明根据本发明的一个实施例用于生产具有本文描述的数字IP条的集成电路的流程图的简化示意图。在操作302中，提供了寄存器传输级(RTL)设计。在操作304中综合工具接收RTL设计，并且设计的综合开始。通过在操作304中由设计编译器提供的综合，在操作306中生成网表。应该意识到在操作306中的网表给电路设计的网表提供预布局。通过网表，操作308中的布局布线技术执行代表电路功能的单元的初始布局布线。对于操作308中提供的版图(layout)，布局布线操作308产生操作310中的时序数据。
在图7的操作312中执行静态时序分析，以便在电路设计的正确时序窗口期间核实信号是有效的。在决定操作314中，确定处理是否完成。如果处理没有完成，则方法前进至操作316，在操作316中关键路径被识别，并且以消耗灵活性为代价，核逻辑单元可以被更快的单元替代，根据本发明的一个实施例，例如假定初始网表包括最灵活的单元(HLE)的灵活的门阵列单元或标准单元。在操作316中，标准单元、HLE和/或基本单元被并入芯片的定制层中的一个。然后方法返回至操作308并重复以上所描述的操作。应该意识到一旦设计被调整，即，核逻辑单元被数字IP条中的标准单元、HLE和/或基本单元替代，调整的设计可以返回至操作304而不是操作308并且如上重复以便产生最终设计。另外，在一个实施例中识别关键路径的脚本可以被合并到操作304或306中。在另一个实施例中，关键路径通过静态时序分析被识别。在这个实施例中，一种工具查看设计内的全部路径并沿路径确定延迟。比较该延迟与同步设计的时钟周期所强制的需要的最大延迟约束。该工具(例如，电子设计自动化工具)识别所有不满足时序/具有负裕量(negativeslack)的路径，对于不满足时序的路径，必须通过修改路径中的组合逻辑的量来纠正设计。在一个实施例中，通过在RTL中实现不同的功能来减少单元数量。根据区域已被识别为同类还是不同类，来确定是否最好修改初始RTL设计或沿路径使用更快的单元以减少单元延迟。应该意识到与对RTL在设计上发生改变相比，具有使用更快单元的选择需要更少的人力。另外，通过沿路径使用更快单元，校验和处理可以通过脚本自动进行。应该注意的是该实施例不限于从较慢的灵活单元变化为较快的单元(例如，核逻辑单元变换为数字IP条单元)，因为从较快单元变化为较慢单元(例如，数字IP条到核逻辑单元)也是可以接受的。即，该方法能够以相反方向开始于快速单元并且用更灵活的单元取代它们。根据设计约束，功率和面积可能是关键的，因此设计可以更好地适应于更细粒度的单元(即标准单元)。在一个实施例中，在时钟脉冲边沿后数据输入快速变化时的保持时间问题能够通过用更大且更慢的单元代替从而得到解决，该更大且更慢的单元提供了更多灵活性作为附加优点。应意识到最短路径一般不消耗相对大量的功率。在一个实施例中，如果低估了功率和面积预算，则在达到功率和面积预算之后，才可以用灵活的单元代替短路径。虽然设计者希望使功率和面积最小化，但是增加一些灵活单元可能对减轻风险是合理的折衷。本领域的技术人员将意识到包括带有代表性的逻辑功能的宏集的单元库可以包括每个个体单元的相关时序、功率以及面积信息。
通过以上描述的实施例，由于仅需要修改很少的金属掩模，因此可以以最小的影响实现对新兴协议的增强和勘误。另外，由于互连延迟被减少，因此实现了性能的提高。增加数字IP条能够为给定器件的核区域内部提供更多功能性。在一个实施例中，由于减少的管芯面积，器件的相关功率降低。
与本文描述的数字条相关的电路和方法可以被并入任何适合的集成电路。例如，方法和系统可以被并入其它类型的可编程逻辑器件，例如可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA：)、现场可编程门阵列(FPGA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)，电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)，仅列举一些。可编程逻辑器件可以是包括下列部件中的一个或多个的数据处理系统的一部分：处理器、存储器；I/O电路以及外围器件。数据处理系统可以被用于广泛应用，例如计算机连网、数据连网、仪表设备、视频处理、数字信号处理或希望使用可编程或可再编程序逻辑的有点的任何适合的其他应用。可编程逻辑器件能够被用于执行各种不同的逻辑功能。例如，可编程逻辑器件能够被配置为协同系统处理器工作的处理器或控制器。可编程逻辑器件还可以用作在数据处理系统中仲裁对共享资源的访问的仲裁器(arbiter)。在另一个示例中，可编程逻辑器件能够被配置为在系统中其它部件之一与处理器之间的接口。
本发明的实施例可以用各种计算机系统配置被实践，包括手提式设备、微处理器系统、基于微处理器的或可编程的消费电子产品、迷你计算机、大型计算机等。本发明还可以在分布式计算环境中实践，其中任务通过远程处理设备执行，远程处理设备通过基于有线的网络或无线网络连接。另外，以上所描述的实施例可以被并入任何可商业购得的电子设计自动化(EDA)工具，包括受让人的QuartusEDA工具。
通过考虑以上实施例，应理解本发明可以使用包括存储在计算机系统中的数据的各种计算机可执行操作。这些操作需要物理量的物理操作。本文描述的形成本发明一部分的任何操作都是有用的机器操作。本发明还涉及执行这些操作的设备或装置。装置能够为所需要的目的被专门构造，或者装置可以是通用计算机，其能够被选择性激活或是通过存储在计算机中的计算机程序配置。具体地说，根据本文教导，各种通用机器可以与写入的计算机程序一起使用，或可以更便利地构造更专门的装置从而执行需要的操作。
虽然以特定顺序描述了方法操作，但应理解的是只要覆盖(overlay)操作的处理按期望方式执行，则其它内务操作可以在操作之间被执行，或操作可以被调整以便它们以稍微不同的时间进行，或可以被分布在系统中，该系统允许处理操作发生在与处理关联的各种时间间隔中。
虽然为了清楚理解的目的描述了上述发明的一些细节，但是在附加的权利要求的范围内实践某些变化和修改是显而易见的。因此，当前的实施例被视为示例性的并非限制性的，并且本发明不限于本文给出的细节，但是可以在附加的权利要求和其等价物的范围内被改变。

Claims (9)

1.一种集成电路即IC，所述集成电路包括：
第一核区域，其具有用户可配置逻辑单元；
第二区域，其具有掩模可编程的用户不可配置逻辑单元，所述第二区域围绕所述第一核区域，所述第二区域与所述第一核区域通信，其中通过在所述第一核区域和所述第二区域的共同类型的逻辑单元之间定义接口逻辑互连来构造所述用户不可配置逻辑单元的一部分，所述接口逻辑互连将协议的功能性迁移到所述用户不可配置逻辑单元；以及
I/O区域，其被定位在所述第一核区域和所述第二区域之间。
2.如权利要求1所述的集成电路，其中所述第二区域被定位在所述第一核区域的外周界和模拟区域的内周界之间，并且所述第二区域包括使能所述第二区域与所述模拟区域之间的通信的数字模拟接口和使能所述第二区域与所述I/O区域之间的通信的相位补偿接口。
3.如权利要求1所述的集成电路，其中所述用户不可配置逻辑单元包括标准单元。
4.如权利要求1所述的集成电路，其中所述用户不可配置逻辑单元包括基本单元。
5.如权利要求1所述的集成电路，其中所述用户不可配置逻辑单元被装配为容纳已存在的协议。
6.如权利要求1所述的集成电路，其中所述用户可配置逻辑单元包括现场可编程门阵列。
7.如权利要求1所述的集成电路，其中所述用户不可配置逻辑单元是所述用户可配置逻辑单元的互连组合。
8.如权利要求1所述的集成电路，其中所述用户不可配置逻辑单元在制造过程期间被配置。
9.如权利要求1所述的集成电路，其中所述用户不可配置逻辑单元是金属掩模可编程的。
CN201080030078.8A 2009-05-01 2010-04-02 嵌入式数字ip条芯片 Active CN102460582B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/434,606 US20100277201A1 (en) 2009-05-01 2009-05-01 Embedded digital ip strip chip
US12/434,606 2009-05-01
PCT/US2010/029860 WO2010126679A2 (en) 2009-05-01 2010-04-02 Embedded digital ip strip chip

Publications (2)

Publication Number Publication Date
CN102460582A CN102460582A (zh) 2012-05-16
CN102460582B true CN102460582B (zh) 2016-05-04

Family

ID=43029927

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080030078.8A Active CN102460582B (zh) 2009-05-01 2010-04-02 嵌入式数字ip条芯片

Country Status (5)

Country Link
US (1) US20100277201A1 (zh)
EP (1) EP2425433A4 (zh)
JP (1) JP5631978B2 (zh)
CN (1) CN102460582B (zh)
WO (1) WO2010126679A2 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8479260B2 (en) * 2009-12-21 2013-07-02 The Boeing Company Multi-level security controls system
US9495503B2 (en) * 2011-04-06 2016-11-15 Qualcomm Incorporated Method and apparatus to enable a selective push process during manufacturing to improve performance of a selected circuit of an integrated circuit
US8732633B1 (en) * 2013-07-02 2014-05-20 Tamba Networks, Inc. Tunable design of an ethernet region of an integrated circuit
US8832613B1 (en) * 2013-07-02 2014-09-09 Tamba Networks, Inc. Tunable design of an interlaken region of an integrated circuit
US9576094B2 (en) * 2014-08-20 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Logic circuit and system and computer program product for logic synthesis
US9946676B2 (en) * 2015-03-26 2018-04-17 Intel Corporation Multichip package link

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373967A (zh) * 2007-08-20 2009-02-25 阿尔特拉公司 具有集成的特定用途集成电路构造的现场可编程门阵列

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177364A (ja) * 1988-10-14 1990-07-10 Nec Corp 半導体集積回路
US6118302A (en) * 1996-05-28 2000-09-12 Altera Corporation Interface for low-voltage semiconductor devices
US6624658B2 (en) * 1999-02-04 2003-09-23 Advantage Logic, Inc. Method and apparatus for universal program controlled bus architecture
US5825202A (en) * 1996-09-26 1998-10-20 Xilinx, Inc. Integrated circuit with field programmable and application specific logic areas
US6150837A (en) * 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
US5874834A (en) * 1997-03-04 1999-02-23 Xilinx, Inc. Field programmable gate array with distributed gate-array functionality
US6020755A (en) * 1997-09-26 2000-02-01 Lucent Technologies Inc. Hybrid programmable gate arrays
US7389487B1 (en) * 1998-04-28 2008-06-17 Actel Corporation Dedicated interface architecture for a hybrid integrated circuit
US6211697B1 (en) * 1999-05-25 2001-04-03 Actel Integrated circuit that includes a field-programmable gate array and a hard gate array having the same underlying structure
US6536028B1 (en) * 2000-03-14 2003-03-18 Ammocore Technologies, Inc. Standard block architecture for integrated circuit design
US6823499B1 (en) * 2001-09-18 2004-11-23 Lsi Logic Corporation Method for designing application specific integrated circuit structure
US7420392B2 (en) * 2001-09-28 2008-09-02 Xilinx, Inc. Programmable gate array and embedded circuitry initialization and processing
US6798239B2 (en) * 2001-09-28 2004-09-28 Xilinx, Inc. Programmable gate array having interconnecting logic to support embedded fixed logic circuitry
US6996758B1 (en) * 2001-11-16 2006-02-07 Xilinx, Inc. Apparatus for testing an interconnecting logic fabric
US6693452B1 (en) * 2002-02-25 2004-02-17 Xilinx, Inc. Floor planning for programmable gate array having embedded fixed logic circuitry
US6774672B1 (en) * 2002-12-30 2004-08-10 Actel Corporation Field-programmable gate array architecture
KR100602642B1 (ko) * 2004-01-30 2006-07-19 삼성전자주식회사 무선 기지국 시스템에서의 위상 에러 보정장치 및 그 방법
US7109750B2 (en) * 2004-04-30 2006-09-19 Xilinx, Inc. Reconfiguration port for dynamic reconfiguration-controller
US7525340B2 (en) * 2005-09-19 2009-04-28 Altera Corporation Programmable logic device architecture for accommodating specialized circuitry
US8629006B2 (en) * 2006-12-05 2014-01-14 Agate Logic, Inc. Hybrid integrated circuits and their methods of fabrication
CN101344475B (zh) * 2007-07-13 2011-09-07 深圳迈瑞生物医疗电子股份有限公司 信号基线处理装置及处理方法
JP5167740B2 (ja) * 2007-09-20 2013-03-21 富士通セミコンダクター株式会社 設計支援プログラム、設計支援装置、および設計支援方法
US8769231B1 (en) * 2008-07-30 2014-07-01 Xilinx, Inc. Crossbar switch device for a processor block core

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373967A (zh) * 2007-08-20 2009-02-25 阿尔特拉公司 具有集成的特定用途集成电路构造的现场可编程门阵列

Also Published As

Publication number Publication date
JP2012525706A (ja) 2012-10-22
US20100277201A1 (en) 2010-11-04
WO2010126679A2 (en) 2010-11-04
WO2010126679A3 (en) 2011-01-13
EP2425433A4 (en) 2013-11-13
JP5631978B2 (ja) 2014-11-26
EP2425433A2 (en) 2012-03-07
CN102460582A (zh) 2012-05-16

Similar Documents

Publication Publication Date Title
CN102460582B (zh) 嵌入式数字ip条芯片
CN101517576B (zh) 基于软件程序在处理系统上的运行而设计asic
US9032343B1 (en) Integrating multiple FPGA designs by merging configuration settings
US9111060B2 (en) Partitioning designs to facilitate certification
US20060080632A1 (en) Integrated circuit layout having rectilinear structure of objects
US8719752B1 (en) Hierarchical crosstalk noise analysis model generation
WO2001045258A2 (en) Method for implementing a physical design for a dynamically reconfigurable logic circuit
US20060294485A1 (en) Method and apparatus for routing an integrated circuit
US8281269B2 (en) Method of semiconductor integrated circuit device and program
US7380228B2 (en) Method of associating timing violations with critical structures in an integrated circuit design
EP1697867A1 (en) Template-based domain-specific reconfigurable logic
CN102893282A (zh) 用于在综合期间执行异步和同步复位去除的方法以及设备
US9824173B1 (en) Software development-based compilation flow for hardware implementation
US20240062842A1 (en) Programmable linear-feedback shift register systems and methods
US9652573B1 (en) Creating and using a wide-gate data structure to represent a wide-gate in an integrated circuit (IC) design
JP5807887B1 (ja) プログラマブルロジックデバイス、プログラマブルロジックデバイスのエラー検証方法、及びプログラマブルロジックデバイスの回路形成方法
US9672307B2 (en) Clock placement for programmable logic devices
US10546087B1 (en) Intellectual property (IP) blocks with customizable configuration status register (CSR) circuitry
US10157253B2 (en) Multi-bit-mapping aware clock gating
Kidane et al. MARTE and IP-XACT based approach for run-time scalable NoC
Thomas et al. HoneyComb: an application-driven online adaptive reconfigurable hardware architecture
Bertozzi et al. Parametric timing and power macromodels for high level simulation of low-swing interconnects
Sterpone et al. Hardening FPGA-based Systems Against SEUs: A New Design Methodology.
EP2793149B1 (en) Partitioning designs to facilitate certification
JP4568599B2 (ja) 論理回路分割方法及び装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant