CN102413017A - 时延性能监测方法及装置 - Google Patents

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Abstract

本发明公开了一种时延性能监测方法及装置，在上述方法中，在对第一时间戳进行初始化时，触发网络处理器开始获取第二时间戳；在达到预定时长时，更新第一时间戳，并结合更新后的第一时间戳与获取到的第二时间戳来执行延时性能监测。根据本发明提供的技术方案，达到了在不增加系统开发成本的前提下，提高了时间戳的精确度，满足对毫秒级时延性能监测报文处理需求的效果。

Description

时延性能监测方法及装置
技术领域
本发明涉及通信领域，具体而言，涉及一种时延性能监测方法及装置。
背景技术
网络处理器是面向网络应用领域的特定指令处理器，是面向数据分组处理的、具有体系结构特征或特定电路的软件可编程器件。网络处理器的关键特征是它可以通过灵活的软件体系提供硬件级的处理性能。时延性能是操作、管理、维护(Operation Administration Maintenance，简称为OAM)性能监测的主要指标，一般包括帧时延和帧时延变化两种。所谓帧时延，是指帧在起始节点和终止节点之间往返一次所需的时间，也就是说从起始节点向终止节点发送帧的第一个比特位开始，到起始节点收到终止节点环回回来的该帧的最后一个比特位结束，整个过程所需的时间。而所谓帧时延变化，是指起始节点和终止节点间的帧时延的变化。
目前，可以通过周期性发送和接收相应的OAM性能监测报文的方法，来实现时延性能监测。这里的OAM性能检测报文都会带有相应的时间戳信息，一般要求时间戳信息精确到纳秒级。基本的报文交互过程描述如下：
(1)设备A在指定的链路LAB上周期性的发送延迟测量消息(Delay MeasurementMessage，简称为DMM)报文，DMM报文中带有发送该报文的时间戳TxTimeStampf；
(2)链路LAB对端的设备B收到DMM后，会向设备A回复延迟测量应答(DelayMeasurement Reply，简称为DMR)报文。DMR报文中包含对应DMM报文中的发送时间戳TxTimeStampf，以及设备B收到DMM报文的时间戳RxTimeStampf和发送DMR报文的时间戳TxTimeStampb；
(3)设备A收到DMR报文后，可以根据DMR中的3个时间戳，以及设备A收到DMR的时间戳RxTimeStampb，计算出最终的帧时延：
(RxTime Stampb-TxTime Stampf)-(TxTime Stampb-RxTime Stamp)。
通常情况下，网络处理器不支持OAM功能，也不能直接生成时间戳。所以，实现时延性能监测一般有两种方案，第一种是使用通用CPU来生成时间戳，再配合网络处理器或转发芯片来接收和发送DMM和DMR报文；第二种是使用专用的OAM芯片来生成时间戳，再配合网络处理器或转发芯片来接收和发送DMM和DMR报文。第一种方案会大幅增加CPU负载，而且由于CPU的处理速度限制，也无法满足对毫秒级的时延性能监测报文的处理。第二种方案虽然能满足对时延性能监测报文的毫秒级处理，但是使用额外的芯片也会明显增加系统的开发成本。
发明内容
针对相关技术中使用通用CPU来生成时间戳会大幅增加CPU负载，而且由于CPU的处理速度限制，也无法满足对毫秒级时延性能监测报文的处理；使用额外的芯片又会明显增加系统开发成本的问题，本发明提供了一种时延性能监测方法及装置，以至少解决上述问题。
根据本发明的一个方面，提供了一种时延性能监测方法。
根据本发明的时延性能监测方法包括：在对第一时间戳进行初始化时，触发网络处理器开始获取第二时间戳；在达到预定时长时，更新第一时间戳，并结合更新后的第一时间戳与获取到的第二时间戳来执行延时性能监测。
根据本发明的另一方面，提供了一种时延性能监测装置。
根据本发明的时延性能监测装置包括：触发模块，用于在对第一时间戳进行初始化时，触发网络处理器开始获取第二时间戳；更新模块，用于在达到预定时长时，更新第一时间戳；执行模块，用于结合更新后的第一时间戳与获取到的第二时间戳来执行延时性能监测。
通过本发明，解决了相关技术中使用通用CPU来生成时间戳会大幅增加CPU负载，而且由于CPU的处理速度限制，也无法满足对毫秒级时延性能监测报文的处理；使用额外的芯片又会明显增加系统开发成本的问题，进而达到了在不增加系统开发成本的前提下，提高了时间戳的精确度，满足对毫秒级时延性能监测报文处理需求的效果。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据本发明实施例的时延性能监测方法流程图；
图2是根据本发明优选实施例的CPU初始化校正时间戳的流程图；
图3是根据本发明优选实施例的由网络处理器模拟时钟变化的流程图；
图4是根据本发明优选实施例的由CPU周期性校正时间戳的流程图；
图5是根据本发明优选实施例的网络处理器计算最终的时间戳的流程图；
图6是根据本发明实施例的时延性能监测装置的结构框图；
图7是根据本发明优选实施例的时延性能监测装置的结构框图；以及
图8是根据本发明实例的CPU与网络处理器结合的系统示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图1是根据本发明实施例的时延性能监测方法流程图。如图1所示，该方法主要包括以下处理：
步骤S102：在对第一时间戳进行初始化时，触发网络处理器开始获取第二时间戳；
步骤S104：在达到预定时长时，更新第一时间戳，并结合更新后的第一时间戳与获取到的第二时间戳来执行延时性能监测。
相关技术中，使用通用CPU来生成时间戳会大幅增加CPU负载，而且由于CPU的处理速度限制，也无法满足对毫秒级时延性能监测报文的处理；使用额外的芯片又会明显增加系统开发成本。采用图1所示的技术方案，使用网络处理器的流量整形功能来模拟时钟变化，同时周期性的使用CPU校正该时钟，然后根据校正后的模拟时钟生成时间戳，最后，由网络处理器使用生成的时间戳完成DMM和DMR等时延监测报文的处理，实现时延性能监测。由此，解决了相关技术中使用通用CPU来生成时间戳会大幅增加CPU负载，而且由于CPU的处理速度限制，也无法满足对毫秒级时延性能监测报文的处理；使用额外的芯片又会明显增加系统开发成本的问题，实现了在不增加系统开发成本的前提下，提高了时间戳的精确度，满足对毫秒级时延性能监测报文处理需求。
优选地，上述步骤S102中，对第一时间戳进行初始化可以包括以下处理：CPU获取当前纳秒级的系统时间值并保存。
在优选实施过程中，上述CPU获取当前纳秒级的系统时间值并保存可以包括以下处理：
(1)CPU读取当前纳秒级的第一系统时间值；
(2)CPU将读取到的第一系统时间值的秒值保存在第一寄存器中；
(3)CPU将读取到的第一系统时间值的纳秒值保存在第二寄存器中。
以下结合图2进一步描述上述优选实施方式，如图2所示，CPU初始化校正时间戳可以包括以下处理步骤：
步骤S202：由CPU读取当前的系统时钟；
需要说明的是，当前的系统时钟需要精确到纳秒。
步骤S204：将系统时钟的秒值保存在校正时间戳寄存器SCPU-S(相当于上述第一寄存器)中；
步骤S206：将系统时钟的纳秒值保存在校正时间戳寄存器SCPU-NS(相当于上述第二寄存器)中。
需要说明的是，将当前系统时间值保存到两个寄存器中主要是为了防止将秒值和纳秒值保存在同一个寄存器中易发生溢出，而且在计算时间时由二进制向十进制转换会造成当前系统时间值的精度下降，因此，为了确保时间戳精确到纳秒级，应该将秒值和纳秒值分别保存在两个寄存器当中。
优选地，网络处理器获取第二时间戳可以包括以下处理：在预定时长内，记录网络处理器接收到环回报文的次数；根据记录的次数以及预先设定的网络处理器每秒接收环回报文的次数获取第二时间戳。
在优选实施过程中，上述记录网络处理器接收到环回报文的次数包括：通过第三寄存器对环回报文的环回次数进行累加得到次数。
以下结合图3进一步描述上述优选实施方式，如图3所示，该由网络处理器模拟时钟变化可以包括以下处理步骤：
步骤S302：配置网络处理器的整形功能；
例如：在网络处理器的专用环回接口上配置流量整形为LPKT×NLP字节/秒。其中，NLP为环回报文在每秒钟的环回次数，可以根据系统需要的时间戳精度来适当调整。如果需要支持毫秒级的报文处理，可设置NLP为1000；LPKT为环回报文的长度，可以根据网络处理器的环回处理能力来适当调整。
步骤S304：初始化报文环回次数寄存器CLP(相当于上述第三寄存器)为0；
步骤S306：每次网络处理器收到上述环回报文时，需要将环回次数寄存器CLP加1；
需要说明的是，在每次出现定时器TCPU超时的情况下，需要将环回次数寄存器CLP清0。
步骤S308：当前的模拟时钟SNP可以通过NLP和CLP计算得到，即SNP＝CLP/NLP秒。
需要注意的是，在系统运行的整个过程中，需要CPU来周期性的校正时间戳时钟，以提高最终获得的时间戳的精度。可能导致最终时间戳偏差主要有以下两个原因：其一，在系统负载发生较大的震荡变化时，流量整形功能可能不是绝对均匀的，这会导致网络处理器的模拟时钟引入偏差；其二，环回报文的环回次数是保存在寄存器中的，每次报文环回时会自动加1，由于寄存器自身的存储长度限制，不断的加1运算会使寄存器发生溢出，同样也会导致网络处理器的模拟时钟引入偏差。通过CPU周期性的清除环回次数寄存器，可以有效的降低网络处理器的模拟时钟引入的偏差，提高最终需要的时间戳的精度。
优选地，上述步骤S104中，更新第一时间戳可以包括以下处理：
(1)获取预定时长达到时的第二系统时间值；
(2)采用第二系统时间值更新第一系统时间值。
在优选实施过程中，上述获取预定时长达到时的第二系统时间值可以包括以下处理：
(1)CPU读取纳秒级的第二系统时间值；
(2)CPU将读取到的第二系统时间值的秒值保存在第一寄存器中；
(3)CPU将读取到的第二系统时间值的纳秒值保存在第二寄存器中。
在优选实施过程中，在CPU读取纳秒级的第二系统时间值时，还可以包括：网络处理器将第三寄存器当前记录的环回报文的环回次数清空。
需要说明的是，随着当前记录的环回报文的环回次数的不断增加会使第三寄存器发生溢出，这样会导致网络处理器的模拟时钟引入偏差。因此，每次达到预定时长时，均需要对第三寄存器进行清空，以确保网络处理器生成的时间戳的精度。
以下结合图4进一步描述上述优选实施方式，如图4所示，该由CPU周期性校正时间戳可以包括以下处理步骤：
步骤S402：CPU初始化定时器TCPU；
需要说明的是，由CPU周期性校正时间戳时钟是通过定时器完成的。在系统使能时延监测功能时，CPU会触发一个定时器TCPU。一般来说，TCPU是秒级的定时器，不会影响CPU的正常业务。同时TCPU必须小于环回次数寄存器NLP发生溢出的最长时间，防止NLP在TCPU超时前发生翻转，从而导致模拟时钟SNP出现偏差。
步骤S404：当定时器TCPU超时，由CPU读取当前的系统时钟，将系统时钟的秒值SCPU-S和纳秒值SCPU-NS保存到校正时间戳寄存器SCPU中；
需要说明的是，当前的系统时钟需要精确到纳秒。
步骤S406：网络处理器将环回次数寄存器CLP清0。
优选地，结合更新后的第一时间戳与获取到的第二时间戳来执行延时性能监测可以包括以下处理：
(1)将更新后的第一时间戳与获取到的第二时间戳相加获取第三时间戳；
(2)在预定时长后的下一预定时长内，采用第三时间戳执行延时性能监测。
以下结合图5进一步描述上述优选实施方式，如图5所示，该网络处理器计算最终的时间戳可以包括以下处理步骤：
步骤S502：当前网络处理器的模拟时钟是SNP，可以通过NLP和CLP计算得到，即SNP＝CLP/NLP秒；
步骤S504：CPU校正当前时间戳SCPU；
步骤S506：最终的时间戳SSTAMP可以通过SNP和SCPU计算得到，即SSTAMP＝SNP+SCPU秒。
图6是根据本发明实施例的时延性能监测装置的结构框图。如图6所示，该时延性能监测装置主要包括：触发模块602，用于在对第一时间戳进行初始化时，触发网络处理器开始获取第二时间戳；更新模块604，与触发模块602耦合，用于在达到预定时长时，更新第一时间戳；执行模块606，与更新模块604耦合，用于结合更新后的第一时间戳与获取到的第二时间戳来执行延时性能监测。
相关技术中，使用通用CPU来生成时间戳会大幅增加CPU负载，而且由于CPU的处理速度限制，也无法满足对毫秒级时延性能监测报文的处理；使用额外的芯片又会明显增加系统开发成本。采用图6所示的装置，在对第一时间戳进行初始化时，由触发模块602触发网络处理器开始获取第二时间戳；在达到预定时长时，更新模块604更新第一时间戳；最后，由执行模块606结合更新后的第一时间戳与获取到的第二时间戳来执行延时性能监测。由此，解决了相关技术中使用通用CPU来生成时间戳会大幅增加CPU负载，而且由于CPU的处理速度限制，也无法满足对毫秒级时延性能监测报文的处理；使用额外的芯片又会明显增加系统开发成本的问题，实现了在不增加系统开发成本的前提下，提高了时间戳的精确度，满足对毫秒级时延性能监测报文处理需求。
在优选实施过程中，可以采用CPU读取当前纳秒级的第一系统时间值对第一时间戳进行初始化并保存。CPU将读取到的第一系统时间值的秒值保存在第一寄存器中；CPU将读取到的第一系统时间值的纳秒值保存在第二寄存器中。网络处理器获取第二时间戳可以包括：在预定时长内，记录网络处理器接收到环回报文的次数；根据记录的次数以及预先设定的网络处理器每秒接收环回报文的次数获取第二时间戳，其中，记录网络处理器接收到环回报文的次数可以包括：通过第三寄存器对环回报文的环回次数进行累加得到次数。
优选地，如图7所示，上述更新模块604可以包括：获取单元6040，用于获取预定时长达到时的第二系统时间值；更新单元6042，与获取单元6040耦合，用于采用第二系统时间值更新第一系统时间值。
在优选实施过程中，在达到预定时长时，可以采用CPU读取纳秒级的第二系统时间值；CPU将读取到的系统时钟的秒值保存在第一寄存器中；CPU将读取到的系统时钟的纳秒值保存在第二寄存器中。在CPU读取纳秒级的第二系统时间值时，还可以包括：网络处理器将第三寄存器保存的当前记录的环回报文的环回次数清空。
优选地，如图7所示，上述执行模块606可以包括：获取单元6060，用于将更新后的第一时间戳与获取到的第二时间戳相加获取第三时间戳；执行单元6062，与获取单元6060耦合，用于在预定时长后的下一预定时长内，采用第三时间戳执行延时性能监测。
图8是根据本发明实例的CPU与网络处理器结合的系统示意图。如图8所示，该系统主要包括：CPU和网络处理器；CPU又可以进一步包括：系统时钟和定时器TCPU；网络处理器又可以进一步包括：统计寄存器SCPU(相当于上述第一寄存器和第二寄存器)、SNP、CLP(相当于上述第三寄存器)。在系统开始执行时延性能监测之前，需要初始化两个统计寄存器SCPU和SNP，分别保存CPU的校正时间戳和网络处理器的模拟时间戳；同时，再初始化一个统计寄存器CLP，保存整形器中的环回报文的环回次数；还要初始化一个定时器TCPU，用于CPU周期性的更新校正时间戳。当系统开始执行时延性能监测以后，首先，由CPU获取当前的系统时间，来初始化校正时间戳寄存器SCPU；同时触发网络处理器中整形器的整形功能来模拟时钟变化，不断更新环回报文的环回次数寄存器CLP；同时还要触发定时器TCPU，来定时更新校正时间戳寄存器SCPU。这样当网络处理器需要发送和接收OAM时延监测报文时，可以将环回次数CLP换算成模拟时钟SNP，再结合校正时间戳SCPU，最终计算出精确的时间戳，完成DMM和DMR等时延监测报文的处理，实现时延性能监测。
从以上的描述中，可以看出，本发明实现了如下技术效果：在不增加系统开发成本的前提下，提高了时间戳的精确度，满足对毫秒级时延性能监测报文处理需求。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种时延性能监测方法，其特征在于，包括：
在对第一时间戳进行初始化时，触发网络处理器开始获取第二时间戳；
在达到预定时长时，更新所述第一时间戳，并结合所述更新后的第一时间戳与所述获取到的第二时间戳来执行延时性能监测。
2.根据权利要求1所述的方法，其特征在于，对所述第一时间戳进行初始化包括：
中央处理器CPU获取当前纳秒级的系统时间值并保存。
3.根据权利要求2所述的方法，其特征在于，所述CPU获取当前纳秒级的系统时间值并保存包括：
所述CPU读取当前纳秒级的第一系统时间值；
所述CPU将读取到的所述第一系统时间值的秒值保存在第一寄存器中；
所述CPU将读取到的所述第一系统时间值的纳秒值保存在第二寄存器中。
4.根据权利要求1所述的方法，其特征在于，所述网络处理器获取所述第二时间戳包括：
在所述预定时长内，记录所述网络处理器接收到所述环回报文的次数；
根据记录的所述次数以及预先设定的所述网络处理器每秒接收所述环回报文的次数获取所述第二时间戳。
5.根据权利要求4所述的方法，其特征在于，记录所述网络处理器接收到所述环回报文的次数包括：
通过第三寄存器对所述环回报文的环回次数进行累加得到所述次数。
6.根据权利要求1所述的方法，其特征在于，更新所述第一时间戳包括：
获取所述预定时长达到时的第二系统时间值；
采用所述第二系统时间值更新所述第一系统时间值。
7.根据权利要求6所述的方法，其特征在于，获取所述预定时长达到时的第二系统时间值包括：
CPU读取纳秒级的所述第二系统时间值；
所述CPU将读取到的所述第二系统时间值的秒值保存在第一寄存器中；
所述CPU将读取到的所述第二系统时间值的纳秒值保存在第二寄存器中。
8.根据权利要求7所述的方法，其特征在于，在所述CPU读取纳秒级的所述第二系统时间值时，还包括：
所述网络处理器将第三寄存器当前记录的所述环回报文的环回次数清空。
9.根据权利要求1所述的方法，其特征在于，结合更新后的所述第一时间戳与获取到的所述第二时间戳来执行延时性能监测包括：
将所述更新后的第一时间戳与所述获取到的第二时间戳相加获取第三时间戳；
在所述预定时长后的下一预定时长内，采用所述第三时间戳执行延时性能监测。
10.一种时延性能监测装置，其特征在于，包括：
触发模块，用于在对第一时间戳进行初始化时，触发网络处理器开始获取第二时间戳；
更新模块，用于在达到预定时长时，更新所述第一时间戳；
执行模块，用于结合所述更新后的第一时间戳与所述获取到的第二时间戳来执行延时性能监测。
11.根据权利要求10所述的装置，其特征在于，所述更新模块包括：
获取单元，用于获取所述预定时长达到时的第二系统时间值；
更新单元，用于采用所述第二系统时间值更新所述第一系统时间值。
12.根据权利要求10所述的装置，其特征在于，所述执行模块包括：
获取单元，用于将所述更新后的第一时间戳与所述获取到的第二时间戳相加获取第三时间戳；
执行单元，用于在所述预定时长后的下一预定时长内，采用所述第三时间戳执行延时性能监测。
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