CN102404589A - 具有视频处理和帧封装的三维显示设备和方法 - Google Patents

具有视频处理和帧封装的三维显示设备和方法 Download PDF

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CN102404589A CN2011102707032A CN201110270703A CN102404589A CN 102404589 A CN102404589 A CN 102404589A CN 2011102707032 A CN2011102707032 A CN 2011102707032A CN 201110270703 A CN201110270703 A CN 201110270703A CN 102404589 A CN102404589 A CN 102404589A
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李东翰
孔在燮
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Abstract

一种3D显示引擎，包括：定时发生器电路，被配置为从3D显示器接收格式信息和响应地生成显示定时信号；视频图像数据处理器电路，被配置为接收和处理左视频图像数据和右视频图像数据；3D格式发生器电路，被配置为对所处理的左视频图像数据和右视频图像数据进行帧封装；以及控制器电路，被配置为响应于显示定时信息来控制视频图像数据处理器电路和3D格式发生器电路。

Description

具有视频处理和帧封装的三维显示设备和方法
相关申请的交叉引用
本申请要求于2010年9月14日提交的韩国专利申请No.10-2010-0089741的优先权，其公开内容通过引用整体结合于此。
技术领域
本发明的主题涉及显示设备和方法，更具体地，涉及3D显示设备和方法。
背景技术
与二维(2D)显示不同，3D显示要求在单一帧中显示左视频源和右视频源，以便显示3D图像。
发明内容
本发明的主题的一些实施例提供三维(3D)显示引擎，包括：定时发生器电路，被配置为根据3D显示器的格式生成多个定时控制信号；以及控制器电路，被配置为基于多个定时控制信号生成第一、第二和第三控制信号。所述显示引擎还包括：第一处理器电路，被配置为响应于第一控制信号处理左视频图像数据；第二处理器电路，被配置为响应于第二控制信号处理右视频图像数据；以及3D格式发生器电路，被配置为响应于第三控制信号以3D显示器的格式对所处理的左视频图像数据和右视频图像数据进行帧封装(frame-pack)。所述显示引擎还可以包括帧缓冲电路，被配置为存储左视频图像数据和右视频图像数据。
第一处理器电路可以包括：图像增强器电路，被配置为处理左图像视频数据以减少噪声和/或模糊；缩放器电路，被配置为将左视频图像数据从第一分辨率转换为第二分辨率；色彩空间转换器电路，被配置为将左视频图像数据从第一色彩空间转换为第二色彩空间；以及布局重叠混合器电路，被配置为生成重叠的左视频图像数据。第二处理器电路可以包括：图像增强器电路，被配置为处理右图像视频数据以减少噪声和/或模糊；缩放器电路，被配置为将右视频图像数据从第一分辨率转换为第二分辨率；色彩空间转换器电路，被配置为将右视频图像数据从第一色彩空间转换为第二色彩空间；以及布局重叠混合器电路，被配置为生成重叠的右视频图像数据。
所述3D格式发生器电路可以包括：选择器电路，被配置为选择已处理的左视频图像数据或右视频图像数据；以及缓冲电路，被配置为存储所选择的已处理的左视频图像数据或右视频图像数据。在一些实施例中，3D格式发生器电路可以包括选择器电路，被配置为选择性地输出所处理的左视频图像数据和右视频图像数据。
所述定时发生器电路可以被配置为响应于由3D显示器传送的信息来生成多个定时控制信号。由3D显示器传送的信息可以识别3D显示器的分辨率、线频率、和/或像素频率。所述定时发生器电路可以被配置为生成垂直同步信号和/或水平同步信号，而控制器电路可以被配置为响应于垂直同步信号和/或水平同步信号生成第一、第二和第三控制信号。
一些实施例提供一种方法，包括从3D显示器接收格式信息，并响应于所接收的格式信息生成第一、第二和第三控制信号。响应于第一控制信号来处理左视频图像数据。响应于第二控制信号来处理右视频图像数据。响应于第三控制信号以3D显示器的格式来对所处理的左视频图像数据和所处理的右视频图像数据进行帧封装。生成第一、第二和第三控制信号的步骤可以包括响应于所接收的格式信息来生成多个定时控制信号和基于多个定时控制信号生成第一、第二和第三控制信号。
处理左视频图像数据的步骤可以包括：处理左视频图像数据以减少噪声和/或模糊；将左视频图像数据从第一分辨率转换为第二分辨率；将左视频图像数据从第一色彩空间转换为第二色彩空间；以及对左视频图像数据进行混合以生成重叠的左视频图像流。处理右视频图像数据的步骤可以包括：处理右视频图像数据以减少噪声和/或模糊；将右视频图像数据从第一分辨率转换为第二分辨率；将右视频图像数据从第一色彩空间转换为第二色彩空间；以及对右视频图像数据进行混合以生成重叠的右视频图像流。
对所处理的左视频图像数据和所处理的右视频图像数据进行帧封装的步骤可以包括选择所处理的左视频图像数据和右视频图像数据和缓冲所选择的处理的左视频图像数据和右视频图像数据。对所处理的左视频图像数据和所处理的右视频图像数据进行帧封装的步骤可以包括选择性地输出所处理的左视频图像数据和右视频图像数据。
进一步的实施例提供了3D显示引擎，包括：定时发生器电路，被配置为从3D显示器接收格式信息、并响应地生成显示定时信息；视频图像数据处理器电路，被配置为接收和处理左视频图像数据和右视频图像数据；3D格式发生器电路，被配置为对所处理的左视频图像数据和右视频图像数据进行帧封装；以及控制器电路，被配置为响应于所述显示定时信息来控制视频图像数据处理器电路和3D格式发生器电路。所述视频图像数据处理器电路可以包括：第一处理器电路，被配置为响应于第一控制信号处理左视频图像数据；以及第二处理器电路，被配置为响应于第二控制信号处理右视频图像数据。所述3D格式发生器电路可以被配置为响应于第三控制信号而对所处理的左视频图像数据和右视频图像数据进行帧封装。所述控制器电路可以被配置为生成第一、第二和第三控制信号。所述显示定时信息可以属于垂直同步、水平同步、线频率和/或像素频率。
附图说明
通过参考附图详细描述本发明的示范性实施例，本发明的主题的上述及其它特征和优点将变得更加清楚，附图中：
图1是根据本发明主题的一些实施例的、包括三维(3D)显示引擎的3D显示系统的示意框图；
图2是在图1中图示出的3D显示引擎的示意框图；
图3示出根据本发明主题的一些实施例的3D显示的格式；
图4示出根据本发明主题的其它实施例的3D显示格式；
图5示出根据本发明主题的其它实施例的3D显示格式；
图6示出根据本发明主题的其它实施例的3D显示格式；
图7示出根据本发明主题的其它实施例的3D显示格式；
图8示出根据本发明主题的其它实施例的3D显示格式；
图9是在图2中示出的第一后处理器电路和第二后处理器电路的详细框图；
图10是根据本发明主题的一些实施例的、在图2中示出的3D格式发生器电路的框图；
图11是根据本发明主题的其它实施例的、在图2中示出的3D格式发生器电路的框图；
图12是根据本发明主题的一些实施例的、操作3D显示引擎的方法的流程图；以及
图13是根据本发明主题的其它实施例的、包括3D显示引擎的3D显示系统的示意框图。
具体实施方式
现在将参考示出了本发明的实施例的附图在以下全面地描述本发明的主题。然而，本发明可以以许多不同的形式体现，并且不应当被解释为限于在这里所阐述的实施例。而且，提供这些实施例以使得本公开更充分和完整，并且将本发明的范围全面地传达给本领域技术人员。在附图中，为了清楚可以夸大层和区域的大小和相对大小。类似的标号始终指代类似的元件。
应当理解，当一个元件被称为“连接到”或“耦接到”另一个元件时，其可以直接地连接到或耦接到另一个元件，或者也可以存在插入其间的元件。相反，当一个元件被称为“直接连接到”或“直接耦接到”另一个元件时，则不存在插入其间的元件。如这里所使用的，术语“和/或”包括一个或多个相关联的列出项目中的任何一个以及全部的组合，并且可以简写为“/”。
应当理解，虽然术语第一、第二等可以在这里用来描述各个元件，但是这些元件不应当被这些术语所限制。这些术语仅用来区分一个元件与另一个元件。例如，第一信号可以称为第二信号，而且类似地，第二信号可以称为第一信号而不会脱离本公开的教导。
这里使用的术语仅仅是为了描述特定的实施例，而不是意图限制本发明。如这里所使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文中清楚地指出不包括。还应当理解，当术语“包含”(comprises)和/或“包含”(comprising)或者“包括”(includes)和/或“包括”(including)在本说明书中使用时，说明了所陈述的特征、区域、整体、步骤、操作、元件、和/或组件的存在，但并不排除一个或多个其它特征、区域、整体、步骤、操作、元件、组件中的一个或多个、和/或它们的组的存在或添加。
除非不同地定义，这里所使用的所有术语(包括技术术语和科学术语)具有本发明所属领域普通技术人员所通常理解的含义。还应当理解，诸如在通常使用的词典中定义的那些术语应当被解释为具有与它们在相关技术和/或本申请的上下文中的含义一致的含义，并且将不被解释为理想的或过分正式的意义，除非在这里清楚地这样定义。
图1是根据本发明主题的一些实施例的、包括三维(3D)显示引擎10的3D显示系统1的示意框图。图2是在图1中示出的3D显示引擎10的示意框图。
参考图1，3D显示系统1包括编码器3、解码器5、3D显示引擎10、以及3D显示器15。编码器3接收并编码左视频图像LVI和右视频图像RVI，以使得3D图像被显示在3D显示器15上。可以根据运动图像专家组(MPEG)-4标准、MPEG-7标准、或MPEG-21标准来执行编码。左视频图像LVI可以通过第一3D相机来获得，而右视频图像RVI可以通过第二3D相机来获得。
3D显示器15是用于显示3D图像的装置。3D显示器15可以是使用发光二极管(LED)、有机LED(OLED)、或有源阵列OLED(AMOLED)的平板显示器。
解码器5通过有线或无线通信从编码器3接收编码的左视频图像ELVI和编码的右视频图像ERVI，并解码所编码的左视频图像ELVI和编码的右视频图像ERVI。3D显示引擎10从解码器5接收解码的左视频图像DLVI和解码的右视频图像DRVI，对解码的左视频图像DLVI和右视频图像DRVI进行后处理，并根据3D显示器15的格式输出后处理的左视频图像PLVI和后处理的右视频图像PRVI。
3D显示器15可以以多种3D显示格式中的一种来显示3D视频图像。3D显示器15可以根据3D显示器15的格式执行后处理的左视频图像PLVI和后处理的右视频图像PRVI的帧封装，并显示器单一3D视频图像。“帧封装”(frame packing)是一种将后处理的左视频图像PLVI和后处理的右视频图像PRVI封装到单一帧中的操作。
参考图1和图2，3D显示引擎10包括定时发生器电路20、控制器电路30、第一后处理器电路40、第二后处理器电路50、以及3D格式发生器电路60。
定时发生器电路20分析3D显示器15的格式并基于这个分析生成多个定时控制信号。多个定时控制信号可以包括，例如，水平同步信号和垂直同步信号。定时发生器电路20响应于从控制器电路30输出的控制信号，将多个定时控制信号中的每一个的定时信号发送给控制器电路30。定时信号可以包括用来以3D显示器15的格式显示视频图像的水平同步信号的开始(或开始时间点)和结束(或结束时间点)、垂直同步信号的开始(或开始时间点)和结束(或结束时间点)、线频率、以及像素频率中的至少一个。根据一些实施例，定时发生器电路20可以根据分辨率、线频率、或像素频率生成多个定时控制信号。
图3到图8示出根据本发明主题的不同实施例的各种3D显示格式。
在图3中示出的3D显示格式被用来在3D显示器15上显示通过逐行3D显示帧封装生成的视频帧。参考图1到图3，根据逐行3D显示帧封装的后处理的左视频图像PLVI和后处理的右视频图像PRVI被封装到单一视频帧中。
3D显示器15响应于垂直同步信号Vsync和水平同步信号Hsync、分别在两个有效(active)视频区域R11和R12中、根据逐行3D显示帧封装来显示后处理的左视频图像PLVI和后处理的右视频图像PRVI。换句话说，后处理的左视频图像PLVI显示在左有效视频区域R11，而后处理的右视频图像PRVI显示在右有效视频区域R12。
当已封装的逐行3D显示帧(以下，称为逐行3D显示帧)与逐行二维(2D)显示帧进行比较时，逐行3D显示帧中的水平像素的数量与逐行2D显示帧中的水平像素的数量相同。然而，在逐行3D显示帧中的垂直线数量是逐行2D显示帧中的垂直线数量的两倍。逐行3D显示帧的时钟频率是逐行2D显示帧的时钟频率的两倍。
此外，逐行3d显示帧包括在两个有效视频区域R11和R12之间的有效空间R13。后处理的左视频图像PLVI或后处理的右视频图像PRVI可被发送到3D显示器15用于有效空间R13，但是3D显示器15不在有效空间R13中显示所发送的后处理的左视频图像PLVI或后处理的右视频图像PRVI。从而，用户将单一视频帧中的后处理的左视频图像PLVI和后处理的右视频图像PRVI感知(perceives)为3D图像。
在图4中示出的3D显示格式被用来在3D显示器15上显示通过隔行3D显示帧封装生成的视频帧。参考图1、图2和图4，在封装的隔行3D显示帧(以下，称为隔行3D显示帧)中，后处理的左视频图像PLVI被划分为一组奇数行和一组偶数行，而后处理的右视频图像PRVI被划分为一组奇数行和一组偶数行。响应于垂直同步信号Vsync和水平同步信号Hsync，后处理的左视频图像PLVI的奇数行组、后处理的右视频图像PRVI奇数行组、后处理的左视频图像PLVI的偶数行组、以及后处理的右视频图像PRVI的偶数行组分别被依次显示在区域R21、R22、R23、以及R24中。换句话说，后处理的左视频图像PLVI的奇数行组、后处理的右视频图像PRVI的奇数行组、后处理的左视频图像PLVI的偶数行组、以及后处理的右视频图像PRVI的偶数行组被使用隔行3D显示帧封装而依次地封装到单一视频帧中。
当将隔行3D显示帧与隔行2D显示帧进行比较时，在隔行3D显示帧中水平像素的数量与隔行2D显示帧中的水平像素的数量相同。然而，隔行3D显示帧中的垂直线数量是隔行2D显示帧中的垂直线数量的两倍。隔行3D显示帧的时钟频率是隔行2D显示帧的时钟频率的两倍。另外，隔行3D显示帧包括在后处理的左视频图像PLVI的奇数行组与后处理的右视频图像PRVI的奇数行组之间的第一有效空间R25、在后处理的右视频图像PRVI的奇数行组与后处理的左视频图像PLVI的偶数行组之间的第二有效空间R26、以及在后处理的左视频图像PLVI的偶数行组与后处理的右视频图像PRVI的偶数行组之间的第三有效空间R27。
后处理的左视频图像PLVI或后处理的右视频图像PRVI可以被传送到3D显示器15用于有效空间R25、R26、以及R27，但是3D显示器15不在有效空间R25中显示所发送的后处理的左视频图像PLVI的奇数行和偶数行以及所发送的后处理的右视频图像PRVI的奇数行和偶数行。
在图5中所示的3D显示格式被用来在3D显示器15上显示通过逐行3D显示并排(side-by-side)封装生成的视频帧。参考图1、图2和图5，响应于垂直同步信号Vsync和水平同步信号Hsync，封装的逐行3D显示并排帧包括要分别在第一区域R31和第二区域R32中显示的后处理的左视频图像PLVI和后处理的右视频图像PRVI。
当将逐行3D显示并排帧与逐行2D显示帧进行比较时，并排帧中的水平像素数量与2D显示帧中的水平像素数量相同。并排帧中的垂直线数量与2D显示帧中的垂直线数量相同。并排帧的时钟频率与2D显示帧的时钟频率相同。换句话说，将在3D显示器15上以单一帧显示的后处理的左视频图像PLVI和后处理的右视频图像PRVI中的每一个的水平分辨率是单一帧的水平分辨率的一半。例如，当单一帧具有1920×1080的分辨率时，左视频图像和右视频图像中的每一个具有960×1080的分辨率。
在图6中所示的3D显示格式被用来在3D显示器15上显示通过逐行3D显示上下(top-bottom)封装生成的视频帧。参考图1、图2、以及图6，响应于垂直同步信号Vsync和水平同步信号Hsync，封装的逐行3D显示上下帧包括要分别在第一区域R41和第二区域R42中显示的后处理的左视频图像PLVI和后处理的右视频图像PRVI。
当将逐行3D显示上下帧与逐行2D显示帧进行比较时，3D显示上下帧中的水平像素数量与2D显示帧中的水平像素数量相同。3D显示上下帧中的垂直线数量与2D显示帧中的垂直线数量相同。3D显示上下帧的时钟频率与2D显示帧的时钟频率相同。换句话说，将在3D显示器15上以单一帧显示的后处理的左视频图像PLVI和后处理的右视频图像PRVI中的每一个的垂直分辨率是单一帧的垂直分辨率的一半。例如，当单一帧具有1920×1080的分辨率时，左视频图像和右视频图像中的每一个具有1920×540的分辨率。
在图7中示出的3D显示格式被用来在3D显示器15上显示通过隔行3D显示场交替(field alternative)封装生成的视频帧。参考图7，封装的隔行3D显示场交替帧类似于在图4中示出的隔行3D显示帧，但是与图4相比，隔行3D显示场交替帧不包括有效空间。
在图8中示出的3D显示格式被用来在3D显示器15上显示通过逐行3D显示行交替(line altemative)封装生成的视频帧。参考图8，在逐行3D显示行交替帧中，后处理的左视频图像PLVI和后处理的右视频图像PRVI被划分为行。响应于垂直同步信号Vsync和水平同步信号Hsync，第一行后处理的左视频图像、第一行后处理的右视频图像、第二行后处理的左视频图像、以及第二行后处理的右视频图像被分别依次地显示在区域R51、R52、R53、以及R54中。
参考图2，控制器电路30基于多个定时控制信号中的每一个的定时信息，生成多个控制信号CTR1、CTR2、以及CTR3。定时信息包括用来以3D显示器15的格式显示视频图像的水平同步信号的开始和结束、垂直同步信号的开始和结束、线频率、以及时钟频率中的至少一个。第一控制信号CTR1用于控制第一后处理器电路40的操作。第二控制信号CTR2用于控制第二后处理器电路50的操作。第三控制信号CTR3用于控制3D格式发生器电路60的操作。
第一后处理器电路40响应于多个控制信号CTR1、CTR2、以及CTR3中的第一控制信号CTR1来对解码的左视频图像DLVI进行后处理。第二后处理器电路50响应于多个控制信号CTR1、CTR2、以及CTR3中的第二控制信号CTR2来对解码的右视频图像DRVI进行后处理。
图9是在图2中示出的第一后处理器电路40和第二后处理器电路50的详细框图。参考图2和图9，第一后处理器电路40包括第一缩放器电路41、第一色彩空间转换器(CSC)电路43、第一布局重叠混合器电路45、以及第一图像增强器电路47。
第一缩放器电路41响应于第一控制信号CTR1将具有第一分辨率的解码的左视频图像DLVI转换为具有第二分辨率的左视频图像。例如，第一分辨率可以为640×480，而第二分辨率可以为1280×720或1920×1080。由于3D显示器15的分辨率随着3D显示器15的类型而变化，第一缩放器电路41将具有第一分辨率(例如，640×480)的解码的左视频图像DLVI转换为具有第二分辨率(例如，1920×1080)的左视频图像，从而后处理的左视频图像PLVI能够显示在3D显示器15上。
第一CSC电路43响应于第一控制信号CTR1将具有第一色彩空间的解码的左视频图像转换为具有第二色彩空间的左视频图像。第一色彩空间可以是用于进行数字编码并使能够有效利用带宽的YCbCr或YIQ。在YCbCr中，“Y”是亮度并代表图像的亮度，“Cb”是蓝色色度并代表蓝色的强度，而“Cr”是红色色度并代表红色的强度。在YIQ中，“Y”是亮度并代表图像的亮度，“I”是蓝色色度并代表蓝色的强度，而“Q”是红色色度并代表红色的强度。
第二色彩空间可以是RGB或CMYK。在RGB中，“R”是红色并代表红色的强度，“G”是绿色并代表绿色的强度，以及“B”是蓝色并代表蓝色的强度。在CMYK中，“C”是青色并代表青色的强度，“M”是品红并代表品红色的强度，“Y”是黄色并代表黄色的强度，以及“K”是黑色并代表黑色的强度。
第一布局重叠混合器电路45响应于第一控制信号CTR1来混合非重叠的(non-overlaid)左视频图像DLVI以生成重叠的左视频图像。第一图像增强器电路47响应于第一控制信号CTR1从解码的左视频图像DLVI中消除噪声或模糊。根据一些实施例，第一图像增强器电路47可以增强对比度。
第一后处理器电路40中的第一缩放器电路41、第一CSC电路43、第一布局重叠混合器电路45、以及第一图像增强器电路47可以顺序地或同时地执行缩放、转换、混合、以及增强。
第二后处理器电路50包括第二缩放器电路51、第二CSC电路53、第二布局重叠混合器电路55、以及第二图像增强器电路57。
第二缩放器电路51响应于第二控制信号CTR2将具有第一分辨率的解码的右视频图像DRVI转换为具有第二分辨率的右视频图像。
第二CSC电路53响应于第二控制信号CTR2将具有第一色彩空间的解码的右视频图像DRVI转换为具有第二色彩空间的右视频图像。
第二布局重叠混合器电路55响应于第二控制信号CTR2混合非重叠的右视频图像DRVI以生成重叠的右视频图像。第二图像增强器电路57响应于第二控制信号CTR2从解码的右视频图像DRVI中消除噪声或模糊。
类似于第一后处理器电路40，第二后处理器电路50中的第二缩放器电路51、第二CSC电路53、第二布局重叠混合器电路55、以及第二图像增强器电路57可以顺序地或同时地执行缩放、转换、混合、以及增强。
3D格式发生器电路60响应于第三控制信号CTR3来对后处理的左视频图像PLVI和后处理的右视频图像PRVI进行格式化，从而3D显示器15通过帧封装在单一视频图像中显示后处理的左视频图像PLVI和后处理的右视频图像PRVI。换句话说，3D格式发生器电路60根据3D显示器15的格式将后处理的左视频图像PLVI和后处理的右视频图像PRVI输出到3D显示器15。
例如，当3D显示器15的格式为逐行3D显示帧封装时，3D格式发生器电路60将后处理的左视频图像PLVI和后处理的右视频图像PRVI输出到3D显示器15，从而后处理的左视频图像PLVI被显示在单一帧的上部，而后处理的右视频图像PRVI显示在单一帧的下部。
图10是根据本发明主题的一些实施例的、在图2中示出的3D格式发生器电路60的框图。参考图2和图10，3D格式发生器电路60-1包括选择器电路61和缓冲电路63。选择器电路61响应于第三控制信号CTR3选择性地输出后处理的左视频图像PLVI或后处理的右视频图像PRVI。选择器电路61可以由多路复用器来实现。
响应于第三控制信号CTR3，缓冲电路63缓冲并输出从选择器电路61输出的后处理的左视频图像PLVI或后处理的右视频图像PRVI。缓冲电路63可以由线缓冲电路来实现。可替换地，缓冲器63可以由多个线缓冲电路来实现。例如，缓冲电路63可以包括左缓冲电路和右缓冲电路，左缓冲电路用于缓冲后处理的左视频图像PLVI，而右缓冲电路用于缓冲后处理的右视频图像PRVI。
图11是根据本发明主题的其它实施例的、在图2中示出的3D格式发生器电路60的框图。参考图2和图11，3D格式发生器电路60-2仅包括选择器电路65。选择器电路65响应于第三控制信号CTR3输出后处理的左视频图像PLVI或后处理的右视频图像PRVI。
再参考图1和图2，3D显示引擎10还可以包括帧缓冲电路70。帧缓冲电路70可以存储解码的左视频图像DLVI和解码的右视频图像DRVI。帧缓冲电路70还可以存储后处理的左视频图像PLVI和后处理的右视频图像PRVI。根据一些实施例，帧缓冲电路70可以包括左帧缓冲电路和右帧缓冲电路，左帧缓冲电路存储解码的左视频图像DLVI或后处理的左视频图像PLVI，而右帧缓冲电路存储解码的右视频图像DRVI或后处理的右视频图像PRVI。帧缓冲电路70从解码器5接收解码的左视频图像DLVI和解码的右视频图像DRVI并存储它们。
图12是示出根据本发明主题的一些实施例的、3D显示引擎10的操作的流程图。参考图2和图12，在操作S10，定时发生器电路20分析3D显示器15的格式并生成多个定时控制信号，而控制器电路30基于多个定时控制信号的定时信息生成多个控制信号CTR1、CTR2、以及CTR3。3D显示器15的格式是在图3到图8中示出的格式之一。
在操作S20，第一后处理器电路40响应于第一控制信号CTR1来后处理左视频图像。在操作S30，第二后处理器电路50响应于第二控制信号CTR2来后处理右视频图像。在操作S20中的左视频图像的后处理和在操作S30中的右视频图像的后处理可以被顺序地或同时地执行。
3D格式发生器电路60响应于第三控制信号CTR3根据在图3到图8中示出的格式之一来执行后处理的左视频图像PLVI和后处理的右视频图像PRVI的帧封装。在操作S40中，3D显示器15根据封装在单一帧中显示后处理的左视频图像PLVI和后处理的右视频图像PRVI。
图13是根据本发明主题的其它实施例的、包括3D显示引擎10的3D显示系统100的示意框图。3D显示系统100可以由个人计算机(PC)、便携式计算机、手持通信装置、智能电话、数字电视、平板PC、或者家庭自动化系统来实现。
3D显示系统100包括3D显示引擎10和处理器电路110，3D显示引擎10和处理器电路110通过系统总线101相互连接。3D显示引擎10和处理器电路110可以根据通信协议来执行数据通信。
3D显示系统100还可以包括解码器5。解码器5和3D显示引擎10可以实现在单一芯片上。处理器电路110可以控制3D显示系统100的总体操作，例如，3D显示引擎10的操作。
3D显示系统100还可以包括接口120。接口120可以是输入/输出接口。输入/输出接口可以是诸如打印机的输出装置、或者诸如鼠标或键盘的输入装置。
3D显示系统100还可以包括射频(RF)芯片130，该芯片能够进行通信来接收编码的视频源。从3D显示引擎10输出的视频图像可以由处理器电路110控制以存储在存储器140中。
如上所述，根据本发明主题的一些实施例，3D显示引擎分离地包括用于后处理左视频源的后处理器电路和用于后处理右视频源的后处理器电路，由此不需要高频率并且减少了复杂度。另外，在2D显示引擎中使用的后处理器电路可照原样用于3D显示引擎中的左视频后处理器电路和右视频后处理器电路。
虽然已经参考本发明的示范性实施例具体示出和描述了本发明的主题，但是本领域的普通技术人员应当理解，可以在其中做出各种形式和细节上的各种改变而不脱离由以下权利要求限定的本发明主题的精神和范围。

Claims (19)

1.一种三维(3D)显示引擎，包括：
定时发生器电路，被配置为根据3D显示器的格式生成多个定时控制信号；
控制器电路，被配置为基于所述多个定时控制信号生成第一、第二和第三控制信号；
第一处理器电路，被配置为响应于第一控制信号来处理左视频图像数据；
第二处理器电路，被配置为响应于第二控制信号来处理右视频图像数据；以及
3D格式发生器电路，被配置为响应于第三控制信号以所述3D显示器的格式对所处理的左视频图像数据和右视频图像数据进行帧封装。
2.如权利要求1所述的3D显示引擎，还包括帧缓冲电路，被配置为存储左视频图像数据和右视频图像数据。
3.如权利要求1所述的3D显示引擎，其中，所述第一处理器电路包括：
图像增强器电路，被配置为处理左图像视频数据以减少噪声和/或模糊；
缩放器电路，被配置为将左视频图像数据从第一分辨率转换为第二分辨率；
色彩空间转换器电路，被配置为将左视频图像数据从第一色彩空间转换为第二色彩空间；以及
布局重叠混合器电路，被配置为生成重叠的左视频图像数据。
4.如权利要求1所述的3D显示引擎，其中，所述第二处理器电路包括：
图像增强器电路，被配置为处理右图像视频数据以减少噪声和/或模糊；
缩放器电路，被配置为将右视频图像数据从第一分辨率转换为第二分辨率；
色彩空间转换器电路，被配置为将右视频图像数据从第一色彩空间转换为第二色彩空间；以及
布局重叠混合器电路，被配置为生成重叠的右视频图像数据。
5.如权利要求1所述的3D显示引擎，其中，所述3D格式发生器电路包括：
选择器电路，被配置为选择所处理的左视频图像数据或右视频图像数据；以及
缓冲电路，被配置为存储所选择的左视频图像数据或右视频图像数据。
6.如权利要求1所述的3D显示引擎，其中，所述3D格式发生器电路包括选择器电路，该选择器电路被配置为选择性地输出所处理的左视频图像数据和右视频图像数据。
7.如权利要求1所述的3D显示引擎，其中，所述定时发生器电路被配置为响应于由所述3D显示器传送的信息而生成多个定时控制信号。
8.如权利要求7所述的3D显示引擎，其中，所述由3D显示器传送的信息识别所述3D显示器的分辨率、线频率和/或像素频率。
9.如权利要求7所述的3D显示引擎，其中，所述定时发生器电路被配置为生成垂直同步信号和/或水平同步信号，并且其中，所述控制器电路被配置为响应于所述垂直同步信号和/或水平同步信号而生成第一、第二和第三控制信号。
10.一种包括耦接到3D显示器的、如权利要求1所述的3D显示引擎的3D显示系统。
11.一种方法包括：
从3D显示器接收格式信息；
响应于所接收的格式信息生成第一、第二和第三控制信号；
响应于第一控制信号处理左视频图像数据；
响应于第二控制信号处理右视频图像数据；以及
响应于第三控制信号以所述3D显示器的格式对所处理的左视频图像数据和所处理的右视频图像数据进行帧封装。
12.如权利要求11所述的方法，其中，生成第一、第二和第三控制信号的步骤包括：
响应于所接收的格式信息来生成多个定时控制信号；以及
基于所述多个定时控制信号来生成第一、第二和第三控制信号。
13.如权利要求11所述的方法，其中，处理左视频图像数据的步骤包括：
处理左视频图像数据以减少噪声和/或模糊；
将左视频图像数据从第一分辨率转换为第二分辨率；
将左视频图像数据从第一色彩空间转换为第二色彩空间；以及
混合左视频图像数据以生成重叠的左视频图像流。
14.如权利要求11所述的方法，其中，处理右视频图像数据的步骤包括：
处理右视频图像数据以减少噪声和/或模糊；
将右视频图像数据从第一分辨率转换为第二分辨率；
将右视频图像数据从第一色彩空间转换为第二色彩空间；以及
混合右视频图像数据以生成重叠的右视频图像流。
15.如权利要求11所述的方法，其中，对所处理的左视频图像数据和所处理的右视频图像数据进行帧封装的步骤包括：
选择所处理的左视频图像数据和右视频图像数据；以及
缓冲所选择的处理的左视频图像数据和右视频图像数据。
16.如权利要求11所述的方法，其中，对所处理的左视频图像数据和所处理的右视频图像数据进行帧封装的步骤包括选择性地输出所处理的左视频图像数据和右视频图像数据。
17.一种3D显示引擎，包括：
定时发生器电路，被配置为从3D显示器接收格式信息并响应地生成显示定时信息；
视频图像数据处理器电路，被配置为接收和处理左视频图像数据和右视频图像数据；
3D格式发生器电路，被配置为对所处理的左视频图像数据和右视频图像数据进行帧封装；以及
控制器电路，被配置为响应于所述显示定时信息来控制所述视频图像数据处理器电路和所述3D格式发生器电路。
18.如权利要求17所述的3D显示引擎：
其中，所述视频图像数据处理器电路包括：
第一处理器电路，被配置为响应于第一控制信号来处理左视频图像数据；以及
第二处理器电路，被配置为响应于第二控制信号来处理右视频图像数据；
其中，所述3D格式发生器电路被被配置为响应于第三控制信号对所处理的左视频图像数据和右视频图像数据进行帧封装；以及
其中，所述控制器电路被配置为生成第一、第二和第三控制信号。
19.如权利要求17所述的3D显示引擎，其中，所述显示定时信息属于垂直同步、水平同步、线频率和/或像素频率。
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