CN102378971B - 数据读取的方法和存储器控制器 - Google Patents
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Abstract
本发明公开了一种数据读取的方法和存储器控制器，涉及计算机领域，减少了中央处理器获取一个完整CACHE缓存行的数据所消耗的时间，提升计算机系统数据处理效率。一种数据读取的方法，包括：在接收到中央处理器发出的第一读取请求后，从存储器中读取与所述第一读取请求对应的第一数据，并继续读取与所述第一数据地址相邻的相邻数据，所述第一数据与所述相邻数据的数据量之和为中央处理器的CHACHE缓存行的容量；缓存所述相邻数据；根据接收到的要求读取所述相邻数据的后续读取请求，将缓存的所述相邻数据发送给所述中央处理器。本发明实施例主要用于计算机系统中。
Description
技术领域
本发明涉及计算机领域，尤其涉及一种数据读取的方法和存储器控制器。
背景技术
在计算机系统中，中央处理器（Central Processing Unit,CPU）通过向存储器控制器(DDR Controler)发送数据操作指令，来读出存储器的数据或对存储器进行数据写入。所述存储器控制器会将接收到的数据操作指令放入自身的缓存队列并重新排序。其排序原则是：使访问的存储器地址接近(处于同一存储BANK或同一地址行)的数据操作指令依次排列，从而能依次执行数据读取，避免频繁切换BANK（存储区）和地址行造成的时间延迟。存储器中的数据被读出后装入数据响应报文，由所述存储器控制器发送至中央处理器的CACHE（高速缓冲存储器）中，以供中央处理器取用。
通常，中央处理器中的CACHE以一个CACHE行为单位来缓存由所述存储器控制器返回的数据。CHACHE行的容量可能与所述数据响应报文的容量不同。比如，如果中央处理器的一个CACHE行容量为128字节,而计算机系统中使用的数据响应报文只能返回64字节的数据，则中央处理器需要发送两个数据操作指令，分别要求读取128字节的前64字节和后64字节，以对应CACHE行的容量。
在实现上述技术方案的过程中，发明人发现现有技术至少存在以下问题：对应CACHE行容量的多个数据操作指令要求读取数据的存储器地址通常是连续的，在从存储器中读取数据时并不需频繁切换BANK或地址行。但实际应用中，在到达存储器控制器的缓存队列时，所述对应CACHE行容量的多个数据操作指令中可能插入了其他的数据操作指令，尤其是在由多中央处理器、多存储器级联扩展组成的高性能计算机系统中（如图1所示）,不同中央处理器访问不同的存储器用时不同，并且路由方案不同，使得对应同一个CACHE行的多个连续的数据操作指令中插入其他的数据操作指令情况较为明显，这使得对应同一个CACHE行的多个数据操作指令中后到达的数据操作指令不能进入缓存队列，不能时序优化，从而使得中央处理器获取一个完整的CACHE行的数据所消耗的时间增长，降低了系统处理效率。
发明内容
本发明的实施例提供一种数据读取的方法和存储器控制器，减少了中央处理器获取一个完整CACHE行的数据所消耗的时间，提高计算机系统的数据处理效率。
为达到上述目的，本发明的实施例采用如下技术方案：
一种数据读取的方法，包括：
在接收到中央处理器发出的第一读取请求后，检测是否已缓存与所述第一读取请求对应的第一数据；
在检测到未缓存所述第一数据时，从存储器中读取与所述第一读取请求对应的第一数据,并继续读取与所述第一数据地址相邻的相邻数据；所述第一数据与所述相邻数据的数据量之和为中央处理器的CHACHE缓存行的容量；
缓存所述相邻数据；
根据接收到的要求读取所述相邻数据的后续读取请求，将缓存的所述相邻数据发送给所述中央处理器。
一种存储器控制器，包括：
缓存检测单元，用于在接收到中央处理器发出的第一读取请求后，检测是否已缓存与所述第一读取请求对应的第一数据；
数据读取单元，用于在检测到未缓存所述第一数据时，从存储器中读取与所述第一读取请求对应的第一数据,并继续读取与所述第一数据地址相邻的相邻数据；所述第一数据与所述相邻数据的数据量之和为中央处理器的缓存行的容量；
相邻数据缓存单元，用于缓存所述相邻数据；
相邻数据发送单元，用于根据接收到的要求读取所述相邻数据的后续读取请求，将缓存的所述相邻数据发送给所述中央处理器。
本发明实施例提供的数据读取的方法及存储器控制器，在从存储器进行数据读取时，会读取出相邻数据并进行缓存，以便在中央处理器要求读取相邻数据时直接从缓存中取出并发送给中央处理器，避免了重复的对存储器进行读操作。尤其是在由多中央处理器、多存储器级联扩展组成的高性能计算机系统中,同一中央处理器的连续多个数据操作指令在到达存储器控制器时，可能因插入了其他中央处理器的数据操作指令，而不能同时进入缓存队列以进行时序优化，在此情况下不同的中央处理器要求读取数据的地址相差很远，导致在对存储器读取时频繁切换BANK以及行和列。通过本发明实施例提供的方法，可以预先取出并缓存相邻数据，避免其他中央处理器的数据操作指令的影响，减少对存储器的频繁读取，使得同一中央处理器获取一个完整的CACHE行的数据所消耗的时间缩短，提升计算机系统数据处理效率。
附图说明
图1为多中央处理器、多存储器级联扩展组成的高性能计算机系统的示意图；
图2为本发明实施例1中一种数据读取的方法的流程图；
图3为本发明实施例2中一种数据读取的方法的流程图；
图4为本发明实施例3中一种存储器控制器的框图；
图5为本发明实施例3中另一种存储器控制器的框图；
图6为本发明实施例3中使用缓存芯片的计算机内部结构的示意图。
具体实施方式
下面结合本发明实施例的附图对本发明实施例的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：
本发明实施例提供了一种数据读取的方法，如图2所示，所述方法包括以下步骤：
101、在接收到中央处理器发出的第一读取请求后，从存储器中读取与所述第一读取请求对应的第一数据,并继续读取与所述第一数据地址相邻的相邻数据。
中央处理器对存储器的数据操作包括读操作和写操作。当中央处理器要对存储器进行读操作时，向存储器控制器发出第一读取请求。存储器控制器对接收到的所述第一读取请求进行分析及地址译码，从而获取到所述第一读取请求对应的第一数据在存储器中的BANK地址、以及行、列地址。之后，存储器控制器寻址到所述第一数据所在的BANK，在所在的BANK中激活所述第一数据所在的行，并根据所述第一数据所在的列地址确定所述第一数据的位置，读出所述第一数据，同时还继续读取出与所述第一数据的地址相邻的相邻数据。
102、缓存所述相邻数据。
存储器控制器将读取到的第一数据发送给中央处理器，另一方面，将所述相邻数据进行缓存。
103、根据接收到的要求读取所述相邻数据的后续读取请求，将缓存的所述相邻数据发送给所述中央处理器。
当存储器控制器接收到要求读取所述相邻数据的后续读取请求时，将已缓存的所述相邻数据向中央处理器发送。
举例来说，若中央处理器A的一个CHACHE行的容量为128BYTE，且中央处理器A接收到的存储器控制器A的数据响应报文的容量为64BYTE，则中央处理器A要读取整个CHACHE行的数据，需要发送两个数据操作指令以分别要求读取64BYTE的数据，并先后接收两个数据响应报文。其中第一个发出的数据操作指令为第一读取请求，第二个发出的数据操作指令为后续读取请求。第一数据的数据量为64BYTE，由存储器控制器A在接收到第一读取请求后，装载在第一个数据响应报文中，发送至中央处理器A的CHACHE行。在存储器控制器A读取第一数据后，继续读取第一数据的相邻数据（大小64BYTE），并进行缓存。当中央存储器A的后续读取请求到达存储器控制器A后，若后续读取请求要求读取第一数据的相邻数据，则存储器控制器A将缓存的相邻数据装载入第二个数据响应报文并发送至中央处理器A的CHACHE行。中央处理器A在要求读取所述相邻数据时，存储器控制器A已经预先缓存，不必再进入存储器中进行读取操作。所述第一数据与所述相邻数据的数据量之和为中央处理器A的CHACHE行的容量。
本发明实施例提供的数据读取的方法，在从存储器进行数据读取时，会读取出相邻数据并进行缓存，以便在中央处理器要求读取相邻数据时直接从缓存中取出并发送给中央处理器，避免了重复的对存储器进行读操作。尤其是在由多中央处理器、多存储器级联扩展组成的高性能计算机系统中,同一中央处理器的连续多个数据操作指令在到达存储器控制器时，可能因插入了其他中央处理器的数据操作指令，而不能同时进入缓存队列以进行时序优化，在此情况下不同的中央处理器要求读取数据的地址相差很远，导致在对存储器读取时频繁切换BANK以及行和列。通过本发明实施例提供的方法，可以预先取出并缓存相邻数据，避免其他中央处理器的数据操作指令的影响，减少对存储器的频繁读取，使得同一中央处理器获取一个完整的CACHE行的数据所消耗的时间缩短，提升计算机系统数据处理效率。
实施例2：
本发明实施例提供了一种数据读取的方法，如图3所示，包括以下步骤：
301、接收中央处理器发出的第一读取请求。
存储器控制器接收中央处理器的第一读取请求。所述第一读取请求要求读取第一数据。
302、检测是否已缓存所述第一数据。
存储器控制器对接收到的所述第一读取请求进行分析及地址译码，获取到所述第一读取请求对应的第一数据在存储器中的BANK地址、以及行、列地址，若该地址对应的数据已经缓存在存储器控制器，则直接向中央处理器返回所述第一数据；否则，转向步骤303。
303、从存储器中读取所述第一数据,并继续读取与所述第一数据地址相邻的相邻数据。
存储器控制器获取到所述第一读取请求对应的第一数据在存储器中的BANK地址、以及行、列地址之后，寻址到所述第一数据所在的BANK，在所在的BANK中激活所述第一数据所在的行，并根据所述第一数据所在的列地址确定所述第一数据的位置，读出所述第一数据，同时还继续读取出与所述第一数据的地址相邻的相邻数据。
304、缓存所述相邻数据。
一方面，存储器控制器将读取到的第一数据发送给中央处理器，另一方面，将所述相邻数据进行缓存。
305、根据接收到的要求读取所述相邻数据的后续读取请求，将缓存的所述相邻数据发送给所述中央处理器。
下面举例来说明上述流程。不妨假设中央处理器B的一个CHACHE行的容量为128BYTE，且中央处理器B收到的存储器控制器B的数据响应报文的容量为64BYTE，则中央处理器B要读取整个CHACHE行的数据，需要发送两个数据操作指令以分别要求读取64BYTE的数据，并先后接收两个数据响应报文。其中第一个发出的数据操作指令为第一读取请求，第二个发出的数据操作指令为后续读取请求。存储器控制器B收到第一读取请求后，先检测是否已缓存第一读取请求对应的第一数据，第一数据的数据量为64BYTE。在未缓存第一数据的情况下，存储器控制器B从存储器中读取第一数据并装载在第一个数据响应报文中，发送至中央处理器B的CHACHE行。另外，在存储器控制器B读取第一数据后，还继续读取第一数据的相邻数据（大小64BYTE），并进行缓存。当中央存储器B的后续读取请求到达存储器控制器B后，若后续读取请求要求读取第一数据的相邻数据，则存储器控制器B将缓存的相邻数据装载入第二个数据响应报文并发送至中央处理器A的CHACHE行。由此，两个数据响应报文返回128BYTE的数据，整好满足一个CHACHE行的容量。考虑其他的情况，当中央处理器B的一个CHACHE行的容量为256BYTE的情况下，则中央处理器B要读取整个CHACHE行的数据，需要发送四个数据操作指令以分别要求读取64BYTE的数据，并先后接收四个数据响应报文。其中，存储器控制器B读取数据量为64BYTE的第一数据，装载在第一个数据响应报文中，发送至中央处理器B的CHACHE行。另外，在存储器控制器B读取第一数据后，还继续读取第一数据的相邻数据（大小192BYTE），并进行缓存。当中央存储器B的后续读取请求到达存储器控制器B后（此处的后续读取请求为三个读取请求，每个读取请求要求读取64BYTE），存储器控制器B将缓存的相邻数据分别装载入三个数据响应报文并发送至中央处理器A的CHACHE行。
进一步的，本发明实施例中，可以在中央处理器和存储器控制器之间连接一个缓存芯片。该缓存芯片在接收到所述中央处理器发出的第一读取请求或后续读取请求后，检测自身是否缓存有相应的数据，并将自身缓存的数据发送所述中央处理器。此外，该缓存芯片在自身未存储所述第一读取请求或后续读取请求对应的数据时，将所述第一读取请求或后续读取请求转发至存储器控制器。
当存储器控制器接收缓存芯片转发的第一读取请求后，检测是否已缓存第一数据，并在未缓存第一数据时，从存储器中读取与所述第一读取请求对应的第一数据并继续读取与所述第一数据地址相邻的相邻数据，并将第一数据和相邻数据发送给缓存芯片。
实际应用中，本发明实施例提及的第一读取请求和后续读取请求可以是QPI（QuickPath Interconnect，快速通道互联协议）报文。
本发明实施例提供的数据读取的方法，在从存储器进行数据读取时，会读取出相邻数据并进行缓存，以便在中央处理器要求读取相邻数据时直接从缓存中取出并发送给中央处理器，避免了重复的对存储器进行读操作。在由多中央处理器、多存储器级联扩展组成的高性能计算机系统中,同一中央处理器的连续多个数据操作指令在到达存储器控制器时，可能因插入了其他中央处理器的数据操作指令，而不能同时进入缓存队列以进行时序优化，在此情况下不同的中央处理器要求读取数据的地址相差很远，导致在对存储器读取时频繁切换BANK以及行和列。通过本发明实施例提供的方法，可以预先取出并缓存相邻数据，避免其他中央处理器的数据操作指令的影响，减少对存储器的频繁读取，使得同一中央处理器获取一个完整的CACHE行的数据所消耗的时间缩短，提升系统处理效率。
另外，本发明实施例中连入了缓存芯片，能进一步减少数据读取所消耗的时间，提升处理效率。
实施例3：
本发明实施例提供了一种存储器控制器，如图4所示，该存储器控制器包括：数据读取单元41、相邻数据缓存单元42、相邻数据发送单元43。
其中，数据读取单元41用于在接收到中央处理器发出的第一读取请求后，从存储器中读取与所述第一读取请求对应的第一数据,并继续读取与所述第一数据地址相邻的相邻数据。
所述第一数据与所述相邻数据的数据量之和为中央处理器的缓存行的容量。
相邻数据缓存单元42用于缓存所述相邻数据。
相邻数据发送单元43用于根据接收到的要求读取所述相邻数据的后续读取请求，将缓存的所述相邻数据发送给所述中央处理器。
进一步的，如图5所示，该存储器控制器还包括缓存检测单元44，用于在存储器中读取与所述第一读取请求对应的第一数据,并继续读取与所述第一数据地址相邻的相邻数据前，检测是否已缓存所述第一数据；在检测到未缓存所述第一数据时，在存储器中读取与所述第一读取请求对应的第一数据。
进一步的，本发明实施例中，可以在中央处理器和存储器控制器之间连接一个缓存芯片。该缓存芯片在接收到所述中央处理器发出的第一读取请求或后续读取请求后，检测自身是否缓存有相应的数据，并将自身缓存的数据发送所述中央处理器。此外，该缓存芯片在自身未存储所述第一读取请求或后续读取请求对应的数据时，将所述第一读取请求或后续读取请求转发至存储器控制器。如图6所示，缓存芯片连接在中央处理器和存储器控制器之间，而存储器控制器直接与存储器连接，对存储器中的数据进行操作。
在存储器控制器连接缓存芯片的情况下，所述数据读取单元41还用于在接收所述缓存芯片转发的所述第一读取请求后，从存储器中读取与所述第一读取请求对应的第一数据并继续读取与所述第一数据地址相邻的相邻数据。所述相邻数据发送单元43还用于将所述第一数据和所述相邻数据发送给所述缓存芯片。
实际应用中，本发明实施例提及的第一读取请求和后续读取请求可以是QPI报文。
本发明实施例提供的存储器控制器，在从存储器进行数据读取时，会读取出相邻数据并进行缓存，以便在中央处理器要求读取相邻数据时直接从缓存中取出并发送给中央处理器，避免了重复的对存储器进行读操作。在由多中央处理器、多存储器级联扩展组成的高性能计算机系统中,同一中央处理器的连续多个数据操作指令在到达存储器控制器时，可能因插入了其他中央处理器的数据操作指令，而不能同时进入缓存队列以进行时序优化，在此情况下不同的中央处理器要求读取数据的地址相差很远，导致在对存储器读取时频繁切换BANK以及行和列。通过本发明实施例提供的方法，可以预先取出并缓存相邻数据，避免其他中央处理器的数据操作指令的影响，减少对存储器的频繁读取，使得同一中央处理器获取一个完整的CACHE行的数据所消耗的时间缩短，提升系统处理效率。
另外，本发明实施例中连入了缓存芯片，能进一步减少数据读取所消耗的时间，提升处理效率。
通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软盘，硬盘或光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述的方法。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (8)
1.一种数据读取的方法，其特征在于，包括：
在接收到中央处理器发出的第一读取请求后，检测是否已缓存与所述第一读取请求对应的第一数据；
在检测到未缓存所述第一数据时，从存储器中读取与所述第一读取请求对应的第一数据,并继续读取与所述第一数据地址相邻的相邻数据；所述第一数据与所述相邻数据的数据量之和为中央处理器的CHACHE缓存行的容量；
缓存所述相邻数据；
根据接收到的要求读取所述相邻数据的后续读取请求，将缓存的所述相邻数据发送给所述中央处理器。
2.根据权利要求1所述的方法，其特征在于，所述第一读取请求和所述后续读取请求包括QPI快速通道互联协议报文。
3.根据权利要求1或2所述的方法，其特征在于，所述存储器控制器与所述中央处理器之间连接有缓存芯片，所述缓存芯片用于在接收到所述中央处理器发出的第一读取请求或后续读取请求后，将自身缓存的数据发送所述中央处理器；并在自身未存储所述第一读取请求或后续读取请求对应的数据时，将所述第一读取请求或后续读取请求转发至所述存储器控制器。
4.根据权利要求3所述的方法，其特征在于，在接收所述存储芯片发送的第一读取请求或后续读取请求后，还包括：
从存储器中读取与所述第一读取请求对应的第一数据并继续读取与所述第一数据地址相邻的相邻数据，将所述第一数据或所述相邻数据发送给所述缓存芯片；或
从存储器中读取与所述第一数据地址相邻的相邻数据，将所述第一数据或所述相邻数据发送给所述缓存芯片。
5.一种存储器控制器，其特征在于，包括：
缓存检测单元，用于在接收到中央处理器发出的第一读取请求后，检测是否已缓存与所述第一读取请求对应的第一数据；
数据读取单元，用于在检测到未缓存所述第一数据时，从存储器中读取与所述第一读取请求对应的第一数据,并继续读取与所述第一数据地址相邻的相邻数据；所述第一数据与所述相邻数据的数据量之和为中央处理器的缓存行的容量；
相邻数据缓存单元，用于缓存所述相邻数据；
相邻数据发送单元，用于根据接收到的要求读取所述相邻数据的后续读取请求，将缓存的所述相邻数据发送给所述中央处理器。
6.根据权利要求5所述的存储器控制器，其特征在于，数据读取单元执行所述第一读取请求和所述后续读取请求过程中使用QPI快速通道互联协议报文。
7.根据权利要求5或6所述的存储器控制器，其特征在于，还包括缓存芯片，所述存储器控制器与所述中央处理器之间连接所述缓存芯片，所述缓存芯片用于在接收到所述中央处理器发出的第一读取请求或后续读取请求后，将自身缓存的数据发送所述中央处理器；并在自身未存储所述第一读取请求或后续读取请求对应的数据时，将所述第一读取请求或后续读取请求转发至所述存储器控制器。
8.根据权利要求7所述的存储器控制器，其特征在于，所述数据读取单元还用于在接收所述缓存芯片转发的所述第一读取请求或后续读取请求后，从存储器中读取与所述第一读取请求对应的第一数据并继续读取与所述第一数据地址相邻的相邻数据，或读取与所述第一数据地址相邻的相邻数据；
所述相邻数据发送单元还用于将所述第一数据和所述相邻数据发送给所述缓存芯片。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |