CN102347311A - 半导体组件及其制造方法 - Google Patents

Abstract

本发明是有关于一种半导体组件及其制造方法，以提供改善内连线可靠度与阻抗的机制。内连线的可靠度与阻抗可通过使用一复合阻障层而获致改善，其中复合阻障层提供良好的阶梯覆盖率与良好的铜扩散阻障，也提供与相邻层有良好的附着力。此复合阻障层包括一原子层阻障层，以提供良好的阶梯覆盖率。此复合阻障层也包括一增强阻障附着层，其中此增强阻障附着层含有至少一元素或化合物，且此至少一元素或化合物含有锰、铬、钒、铌或钛，以改善附着力。此复合阻障层亦包括一钽或钛层，其中此钽或钛层是设于原子层阻障层与增强阻障附着层之间。

Description

半导体组件及其制造方法

技术领域

本发明是有关于一种半导体组件及其制造方法，特别是有关于一种具有导体结构的半导体组件及其制造方法。

背景技术

在今日快速发展的半导体制造业中，集成电路芯片可形成半导体装置，其中集成电路芯片包括大量的导体结构(conductive structures)，例如内连线(interconnect lines)、接触(contacts)以及介层窗(vias)。半导体组件的效能端视组件速度而定，而且有一股积极且持续的推力，要增加组件速度以及可靠度(reliability)。组件速度与可靠度是高度依赖内连线的阻抗以及适当的形成，其中内连线包括接触、介层窗以及金属线路。就此而言，各种材料及其组合已被用于提供低阻抗内连线结构，其中此低阻抗内连线结构具有良好的阶梯覆盖率(step coverage)以及界面附着性。随着科技的进步，组件特征变得越来越小，开口的深宽比变得更高，且开口中形成接触、介层窗及其它导体结构。这使得利用已知技术，要通过无缝隙的方式(void-free manner)完全填满接触或介层窗的开口，以必需产生适当低的接触或介层窗的阻抗，变得更为困难。形成不佳的内连线结构会降低可靠度或达不到标准，也使得半导体组件的可靠度变得更加关键。

因此需要制造一种具有低阻抗及高可靠度的导体内连线结构，例如接触、介层窗及导线(conductive lines)，且此导体结构可根据今日半导体制造业缩小的几何尺寸及高深宽比而改变其尺寸。此为以下揭露内容产生的背景。

发明内容

本发明是有关于一种半导体组件及其制造方法，以提供改善内连线可靠度与阻抗的机制。前述内连线的可靠度与阻抗可通过使用一复合阻障层而获致改善，其中此复合阻障层提供良好的阶梯覆盖率与良好的铜扩散阻障，也提供与相邻层有良好的附着力。此复合阻障层包括一原子层阻障层，以提供良好的阶梯覆盖率。此复合阻障层也包括一增强阻障附着层，其中此增强阻障附着层含有至少一元素或化合物，且此至少一元素或化合物含有锰、铬、钒、铌或钛，以改善附着力。此复合阻障层亦包括一钽或钛层，其中此钽或钛层是设于原子层阻障层与增强阻障附着层之间。

本发明还提供一种半导体组件结构。此半导体组件结构包括一导体结构，其中此导体结构是沉积于介电层中。此导体结构包括一复合阻障层，其中此复合阻障层是衬设于介电层内的开口中。此复合阻障层包括一原子层沉积(ALD)层、一钽或钛层以及一锰基层，其中此ALD层系沿着上述开口的多个侧壁与一底面而设，钽或钛层是覆盖于ALD层上，而锰基层则覆盖于钽或钛层上。此导体结构亦包括一铜膜，其中此铜膜是实质填满上述开口并与锰基层接界(bound)。

本发明又提供一种半导体组件结构。此半导体组件结构包括一导体结构，其中此导体结构是沉积于介电层中。此导体结构包括一复合阻障层，其中此复合阻障层是衬设于介电层内的开口中。此复合阻障层包括一原子层沉积(ALD)层、一钽或钛层以及具有增强阻障附着的元素及/或化合物的阻障层，其中此ALD层系沿着上述开口的多个侧壁与一底面而设，钽或钛层是覆盖于ALD层上，而具有增强阻障附着的元素及/或化合物的阻障层则覆盖于钽或钛层上。此导体结构亦包括一铜膜，其中此铜膜是实质填满上述开口并与具有增强阻障附着的元素及/或化合物的阻障层接界。

本发明又提供一种半导体组件的制造方法。此方法包括利用原子层沉积法，以沿着开口的多个侧壁以及一底面沉积并覆盖ALD氮化钽层，其中开口是贯穿一介电层。此方法亦包括形成一钽或钛层，并于此钽或钛层上形成一锰基阻障层。此方法还包括于上述开口中沉积一铜膜，使得铜膜接触锰基阻障层并实质填满上述开口，从而与开口中形成导体结构。

应用本发明的半导体组件及其制造方法，其是利用复合阻障层以提供良好的阶梯覆盖率与良好的铜扩散阻障，并提供与相邻层有良好的附着力，进而改善内连线可靠度与阻抗。

附图说明

本发明的详细说明配合所附附图能更明显易懂。但须强调的是，根据常理，附图的各种特征不需依比例绘制。反之，为了清楚起见，上述各种特征的尺寸可任意缩放。在整份说明书与附图中，类似的图号表示类似的特征。

图1A与图1B是绘示根据某些实施例的一系列后续处理步骤的剖面图，以产生图1B所示的例示半导体结构；

图1C是绘示根据某些实施例的另一例示结构的剖面图；

图1D是绘示根据某些实施例的用于制造图1C所示的结构的制程流程；

图2是绘示根据某些实施例的另一例示结构的剖面图；

图3是绘示根据某些实施例的又一例示结构的剖面图；

图4是绘示根据某些实施例的又另一例示结构的剖面图；

图5是绘示根据某些实施例的再另一例示结构的剖面图；以及

图6是绘示根据某些实施例的用于制造图5所示的结构的制程流程。

【主要组件符号说明】

1：原子层沉积(ALD)层                2：阻障层

3：介电层                           5：侧壁

7：底面                             9：下方材料层

11：厚度                            13：铜层

15：阻障薄膜                        15’/15^*：次层

17：导体结构                        19：表面

25：导体结构                        27：介电层

29：导体材料                        31/33：薄膜

35：金属表面                        37：基材

41：导体结构                        43：介电层

45：侧壁                            47：底面

51：平坦表面                        53：下方部

55：上方部                          61：导体结构

63：介电层                          65：低洼底面

67：隆起底面                        69：材料层

71：上表面                          73：栅极结构

75：选择性间隙壁

100：制程流程

101：沉积一原子层沉积阻障层于一基材上，其中此基材具有一开口的步骤

103：沉积一阻障层于原子层沉积阻障层上，其中此阻障层含有至少一增强阻障附着的元素或化合物的步骤

105：沉积一铜层于步骤103沉积的阻障层上，以填满开口的步骤

107：对基材进行回火步骤的步骤

600：制程流程

601：沉积一原子层沉积阻障层于一基材上，其中此基材具有一开口

603：沉积一钛或钽阻障层于原子层沉积阻障层上

605：沉积一阻障层于钛或钽阻障层上，其中此阻障层含有至少一增强阻障附着的元素或化合物

607：沉积一铜层于步骤605沉积的阻障层上，以填满开口

609：对基材进行回火步骤

具体实施方式

已知结构通常是以具有一或多个阻障层以及其它层的钨插塞，作为设于金属层与另一半导体组件之间的接触，或者作为设于金属层之间的介层窗。已知的接触结构通常是通过于一介电层中形成一开口，接着利用额外的粘着层，将物理气相沉积(physical vapor deposition；PVD)阻障层衬设于前述开口中，然后利用化学气相沉积(chemical vapor deposition；CVD)制程，将钨填满前述开口中。阻障层广泛用于半导体组件制程中。阻障层用于接触与金属材料的连接处，以避免金属材料的间的尖峰(spiking)现象。随着单金属或双重金属镶嵌接触与介层窗结构的深宽比增加，利用已知PVD及CVD方法要获致良好的阶梯覆盖率，也越来越困难。阶梯覆盖不良所导致的空泡会增加接触结构的阻抗值，并降低组件效能。此外，随着接触尺寸持续地缩减，钨接触的阻抗值也会大幅增加，造成半导体组件的运作变慢，从而使效能降低。对此，铜已经被认为在接触以及介层窗结构中可用来取代钨，然而，在利用铜进行沟填之前，已知方式需要在开口中先形成PVD阻障层，再形成种晶层。承上所述，利用PVD制程形成阻障层的缺点包括阶梯覆盖不良，连带造成阻抗增加以及可靠度降低。

本发明的观点包括一半导体的导体结构。在某些实施例中，此导体结构可为一接触，亦即提供金属线路与半导体结构之间接触的导体结构。在其它实施例中，导体结构可为一介层窗，亦即提供不同位置的金属层之间接触的介层窗。再又一些其它实施例中，导体结构可为侧向传输的金属铅线，以接触其它下方的金属线路或半导体组件及/或上方的金属线路。由于本发明所述方法以及结构可用于其它应用中，因此以下说明的实施例仅用以作为例示。换言之，所述的导体结构可以作为半导体材料上的接触，亦可作为金属材料层上的介层窗，反之亦然。

回到附图，图1A是绘示原子层沉积(atomic layer deposition；ALD)层1形成于介电层3的开口中。此开口是由侧壁5以及底面7所界定。开口贯穿介电层3并接触下方材料层9。在其它例示的实施例中，开口的底面可位于介电层3中。在其它实施例中，下方材料层9可为掺杂一或多种掺杂杂质的半导体材料。然而，下方材料层9可以是各种不同材料的任一者，或者是其它结构，例如金属表面或其它半导体结构的表面。介电层3可以是用于半导体制造业使用的其它适合介电材料的任一者。介电层3可以是氧化物、氮氧化物、低介电常数(low-k)介电质、高介电常数(high-k)介电质、经掺杂的介电质(例如掺杂磷的硅玻璃(phosphorous-doped silicon glass；PSG)，或掺杂硼磷的硅玻璃(boron-phosphorous-doped silicon glass；BPSG))或其它介电材料，而且介电层3可选用与导体材料结合的介电质为宜，其中此导体材料是用于大体上填满介电层3内形成的开口中。在不同例示的实施例中，介电层3可代表成叠的介电膜。

ALD层1或称内连线阻障层，其是利用原子层沉积(ALD)法或气相化学制程(gas phase chemical process)形成，以产生超薄且共形的薄膜。各种ALD技术皆可使用。ALD是一种自限式连续表面化学(self-limiting sequential surfacechemistry)，以于各种组成的基材上沉积共形的(conformal)薄膜材料。ALD反应一般是利用前驱材料，而且在整个沉积制程保持前驱材料分开，可使沉积控制达到原子等级。不论ALD薄膜要形成于何种形状的表面上，也不论ALD薄膜要形成于何种深宽比的开口中，共形的ALD薄膜皆可提供优异的阶梯覆盖率。具有良好阶梯覆盖率的内连线阻障层可维持内连线的低阻抗。沉积控制于原子等级的结果，使得ALD层1形成共形薄膜，在某些实施例中，ALD层1的厚度11为约2埃(

)至约100埃，但在其它实施例中，亦可为其它的厚度。ALD层1不能过厚，以确保不会造成开口的深宽比显著增加。在某些实施例中，ALD层1沿着侧壁5之厚度11与ALD层1沿着底面7的比例，可以为0.61∶1至1.8∶1。然而在其它实施例中，亦可获致其它的比例。在某些实施例中，ALD层1可以是氮化钽(TaN)，然而在其它实施例中，亦可使用其它适合的铜阻障层材料，例如：氮化钛(TiN)、氮化钨(WN)、钴(Co)、氮化钴(CoN)等。ALD层1在本质上可为非晶质(amorphous)或多晶质(polycrystalline)，而且ALD层1可包括适合的添加物，例如但不限于碳(C)、氧(O)或氟(F)。

图1B是绘示图1A的结构经过一系列后续处理步骤之后的示意图。另一阻障薄膜15是形成于ALD层1上并位于介电层3的开口内。阻障薄膜15可以是含锰(Mn-containing)层或锰基(Mn-based)层，例如由锰、锰氧化物(MnOx)、锰碳化物(MnCx)、锰硅氧化物(MnSixOy)、锰氮化物(MnNx)或上述任意的组合。在某些例示实施例中，阻障薄膜15可以是铬基(Cr-based)层、钒基(V-based)层、铌基(Nb-based)层、钛基(Ti-based)层或上述任意适合的组合。在利用锰的实施例中，铬基层、钒基层、铌基层或钛基层可实质为一元素薄膜或各种适合的化合物。上述元素，例如锰、铬、钒、铌、钛及其化合物可作为铜扩散阻障层，能增强(或促进)ALD层1与后续铜层之间的附着。在其它例示实施例中，铬基阻障层可以是铬氧化物(CrOx)、铬碳化物(CrCx)、铬硅氧化物(CrSixOy)以及铬氮化物(CrNx)之至少一者；钒基阻障层可以是钒氧化物(VOx)、钒碳化物(VCx)、钒硅氧化物(VSixOy)以及钒氮化物(VNx)的至少一者；铌基阻障层可以是铌氧化物(NbOx)、铌碳化物(NbCx)、铌硅氧化物(NbSixOy)以及铌氮化物(NbNx)的至少一者；钛基阻障层可以是钛氧化物(TiOx)、钛碳化物(TiCx)、钛硅氧化物(TiSixOy)以及钛氮化物(TiNx)的至少一者，但于上述每一例示中，亦可使用其它例示实施例使用的其它适合的化合物。阻障薄膜15可利用已知的方法形成，例如物理气相沉积(PVD)或化学气相沉积(CVD)。阻障薄膜15改善了ALD层1与后续形成的导体材料之间的附着，因而改善电迁移效能。

在某些实施例中，阻障薄膜15可为铜合金，其是含有一或多种增强阻障附着的元素或化合物，其中上述元素或化合物是选自于由锰、含锰化合物、铬、含铬化合物、钒、含钒化合物、铌、含铌化合物、钛以及含钛化合物所组成的一族群。阻障薄膜15亦可称为增强阻障附着的薄膜(或层)。在某些实施例中，上述一或多种增强阻障附着的元素或化合物的浓度可介于约0.5原子百分比(at.％)至约2原子百分比。在某些其它的实施例中，上述一或多种增强阻障附着之元素或化合物的浓度可介于约0.1％至约5％。根据某些实施例，阻障薄膜15在基材表面上方的厚度是介于约200埃至约800埃。由于遮蔽效应所致，阻障薄膜15的度是低于其于基材表面上方的厚度。在某些实施例中，具有上述增强阻障附着的元素及/或化合物的铜合金是通过PVD而沉积于ALD层1上。阻障薄膜15中的铜(铜合金)可作为后续铜电镀的铜种晶层。

在形成阻障薄膜15后，开口可利用铜层13填满，然后将结构利用化学机械研磨(chemical mechanical polishing；CMP)或其它研磨步骤而予以平坦化或研磨，以形成导体结构17，其中此导体结构17之表面19与介电层3的上表面21为同一平面(coplanar)。铜层13可利用电化学电镀(electrochemical plating；ECP)或其它适合的沉积技术而形成。虽然在图1B中并无绘示，惟导体结构17上方可形成金属或其它薄膜，而且在此方式中，导体结构17提供其上方形成的导体材料或半导体材料、与下方形成的导体材料或半导体材料(意即其下方材料层9)二者之间的电性接触。

在某些实施例中，图1B的结构可进行热回火步骤，其可于沉积铜层13后、形成此结构后、或额外基材处理步骤之后随即进行。上述额外基材处理步骤可包括沉积、图案化、蚀刻及其它处理步骤，以形成其它层。在某些实施例中，热回火步骤可于约250℃至约400℃的温度进行。在某些实施例中，热回火步骤可于充满一形成气体的环境中进行，其中此形成气体包括氮气(N2)与氢气(H2；约3-5％)的混合气体。对于用于内连线的金属而言，氮气为钝气，而形成气体中的氢气可保护金属薄膜免于氧化。在某些实施例中，热回火步骤中可以只使用氮气。热回火步骤亦可使用其它形式的钝气，例如氦气(He)与氩气(Ar)。在某些实施例中，回火用的混合气体包括少量的氢气(H2)，例如约2％至约10％。在热回火步骤时，阻障薄膜15(铜合金)中的增强阻障附着的元素及/或化合物可迁移至阻障薄膜15与ALD层1之间的界面。举例而言，倘若锰是增强阻障附着的元素，则锰可迁移至ALD层1的表面。再者，锰可与其附近的氧及/或硅反应，形成锰氧化物(MnOx)及/或锰硅氧化物(MnSixOy)，并与ALD层1有良好的键结。上述的氧及硅可来自于ALD层1及/或介电层3。热回火步骤可进行不只一次。当基材置于热回火温度以及热回火气体的环境中时，上述结构/薄膜就发生热回火。

图1C是绘示阻障薄膜15在热回火步骤后又分成次层(sub-layer)15^*以及次层15’，其中次层15^*具有高浓度的增强阻障附着的元素及/或化合物，次层15’则大部分是由铜制成的。次层15’与导体铜层13难以区分。在某些实施例中，次层15^*的厚度为约20埃至约50埃。由于含锰薄膜改善ALD层1与阻障薄膜15之间的附着力，因此热回火步骤改善上述结构的可靠度表现。在某些实施例中，热回火步骤的时间可为约10分钟至约2小时。承上所述，热回火步骤可于沉积铜层13之后、对铜层13进行化学机械研磨之后或于其它处理步骤之后进行。研究显示，阻障薄膜15越厚，则在阻障薄膜15中的增强阻障附着的元素及/或化合物的浓度就越高，热回火步骤就需要越长的时间，使元素及/或化合物得以扩散至上述界面。

图1D是绘示根据某些实施例制备图1C的结构的制程流程100。在步骤101中，原子层沉积(ALD)阻障层是沉积于一基材上，其中此基材具有一开口。ALD阻障层就是上述的ALD层1。在步骤103中，一阻障层是沉积于ALD阻障层上，其中此阻障层含有至少一增强阻障附着的元素或化合物。步骤103的阻障层就是上述的阻障薄膜15。在步骤105中，一铜层是沉积于步骤103沉积的阻障层上，以填满上述开口。在步骤107中，于沉积铜层后，基材是进行回火步骤。热回火步骤可使用上述条件。在步骤105与步骤107之间，可以没有任何基材处理步骤(随即进行热回火)，或者可以有一额外处理步骤，例如CMP、层间介电质(inter-layer dielectric；ILD)沉积步骤、图案化步骤、蚀刻步骤等。

在ALD层1中出现氧会对于附着与电迁移具有不良的效果。已知铜不能良好附着于被氧化的ALD层1上。在某些实施例中，ALD层1的沉积与阻障薄膜15的沉积可以在整合系统中进行，使沉积ALD层1后不让基材暴露于周围环境中。根据某些实施例，基材在整合系统内，可于真空中从一处理模块被转移至另一处理模块，以限制(或减少)暴露于氧气中。

图2是配合图1B的叙述，绘示导体结构17的剖面图，其中是沉积于导体结构25上。导体结构25是形成于介电层27中与基材37上，且导体结构25包括薄膜31、薄膜33以及导体材料29。介电层27可代表成叠的介电膜，且介电层27可为氧化物、氮氧化物、低介电常数(low-k)介电质、高介电常数(high-k)介电质、经掺杂的介电质或其它介电材料。根据一例示实施例，导体结构25可与导体结构17实质相似，换言之，薄膜31可以是ALD层，薄膜33可以是例如锰基层的阻障层，导体材料29可以是铜，而基材可以是下方材料层9，如图1B所述。根据此处实施例发所述，导体结构17发底面7与导体结构25发金属表面35接触。

图3是绘示根据本发明另一观点的双重金属镶嵌开口中形成的导体结构。导体结构41是形成于双重金属镶嵌开口中，其中双重金属镶嵌开口是由侧壁45以及底面47所界定，且此开口贯穿介电层43。介电层43可由各种适合的介电材料的任一者所形成，且双重金属镶嵌开口可利用各种已知技术形成，而且在双重金属镶嵌开口的上方部与下方部的界面处，可选择性包括蚀刻终止层(图未绘示)。上述的共形的ALD层1、阻障薄膜15与铜层13以及平坦表面51可利用各种研磨与平坦化技术形成。

请仍参阅图3，铜层13可包括下方部53以及上方部55，其中下方部53在双重金属镶嵌开口的接触部中是作为一接触结构，而上方部55可以是双重金属镶嵌开口的上方沟渠处形成的第一金属层(M1)内连接铅线。然后，在铜接触结构与铜第一金属内连线结构之间，产生无阻障结构(barrier-free structure)。图3的结构亦可作为上层内连线的双重金属镶嵌结构，例如第二金属层(M2)、第三金属层(M3)、第四金属层(M4)或更上层金属层的介层窗。

图4是绘示导体结构61，其是形成于介电层63内的一般双重金属镶嵌开口中。与介电层43类似，介电层63可由各种适合的介电材料的任一者所形成，双重金属镶嵌开口可利用各种已知技术，而且在双重金属镶嵌开口的上方部与下方部的界面处，可选择性包括蚀刻终止层(图未绘示)。导体结构61的底面包括低洼底面(lower bottom portion)65以及隆起底面(raised bottom portion)67。低洼底面65接触下方材料层69，其中下方材料层69可以是半导体材料，且此半导体材料内包括掺杂杂质，可利用例如离子植入法或其它适合的扩散技术导入。下方材料层69可以是金属硅化物(silicide)，其包括金属元素，例如镍(Ni)、钴(Co)或其它适合的元素。隆起底面67接触栅极结构73的上表面71。在某些实施例中，栅极结构73可以是晶体管的多晶硅栅极(polycide gate)，而且多晶硅栅极可包括多个选择性间隙壁75。在某些其它实施例中，栅极结构73可由各种其它结构制得，例如替代性栅极(replacement gate)结构(或后栅极(gate last)结构)。

上述各种实施例，配合图1B、图2、图3、图4，其是显示出具有双重阻障/附着层的内连线结构，其中双重阻障/附着层包括ALD层1以及阻障薄膜15(或次层15^*)。在某些实施例中，在ALD层1与阻障薄膜15之间可插入额外的阻障层2，如图5所示。图5与图3类似，但图5另具有额外的阻障层2。阻障层2是由例如钽(Ta)或钛(Ti)的导体材料所制得，其中阻障层2是与ALD层1以及阻障薄膜15有良好的附着。为了增强(或促进)附着力，阻障层2也可以是用于铜的扩散阻障层。阻障层2可利用已知的方法形成，例如物理气相沉积(PVD)或化学气相沉积(CVD)。根据某些实施例，阻障层2的厚度为约20埃至约100埃。具有ALD层1、阻障层2以及阻障薄膜15的内连线的组件亦可呈现出良好的可靠度与低阻抗。如上所述，阻障薄膜15在回火步骤后可形成次层15^*。图5的结构仅作为例示。插入额外的阻障层2亦可用于其它内连线结构中，例如图1B、图1C、图2、图4所示的结构。

图6是绘示根据某些实施例制备图5的结构的制程流程600。在步骤601中，原子层沉积(ALD)阻障层是沉积于一基材上，其中此基材具有一开口。ALD阻障层就是上述的ALD层1，亦为阻障层。在步骤603中，钽或钛阻障层是沉积于ALD阻障层上。钽或钛阻障层就是上述的阻障层2。在步骤605中，一阻障层是沉积于钽或钛阻障层上，其中此阻障层具有至少一增强阻障附着的元素或化合物。具有至少一增强阻障附着的元素或化合物的阻障层就是上述的阻障薄膜15。在某些实施例中，步骤605沉积的阻障层是铜合金，其中此铜合金具有至少一增强阻障附着的元素或化合物。在步骤607中，一铜层是沉积于步骤605沉积的阻障层上，以填满开口。在步骤609中，于沉积铜层后，基材系进行回火步骤。热回火步骤可使用上述条件。在步骤607与步骤609之间，可以没有任何基材处理步骤，或额外的处理步骤，例如CMP、层间介电质(ILD)沉积步骤、图案化步骤、蚀刻步骤等。

尽管上述例示的导体结构是以接触或介层窗结构较为有利，但根据不同例示实施例，导体结构的剖面图可以代表金属内连接铅线的横向或其它剖面图。

以上仅说明本发明的原则。因此，可以体会的是，纵然此处并未明白描述或绘示，然而本发明所属技术领域的技术人员在不脱离本发明的精神及范围内，当可思及各种安排，以具体实现本发明的原则。

举例而言，各种不同的导体结构代表本发明例示说明的实施例，例如在金属镶嵌开口或双重金属镶嵌开口中形成的接触及介层窗可替换使用。再者，不同配置的导体结构可提供各种上方特征与各种下方特征的接触。

此外，此处所有例示与条件式用语为原则性的明示，其用意仅为了教示用，并帮助读者了解本发明的原则以及发明人欲表达的概念，借以深探此技术，而且可以体会的是，以上特别指出的例示与条件并未脱离本发明的精神及范围内。又，此处所有提及本发明的原则、观点、实施例以及特定例示，用意是要涵盖以上结构与功能的均等物。另外，上述均等物包括目前已知的均等物以及未来发展中的均等物，意即包括可以表现出功能相同的任何组件，而不论其结构是否相同。

这些例示实施例的叙述是与配合的附图阅读，其中附图亦被认为是整份说明书的一部份。在说明书中，相关的术语例如“较低”、“较高”、“水平”、“垂直”、“其上”、“其下”、“往上”、“往下”、“顶面”以及“底面”及其衍生词(例如：“水平地”、“向下地”、“向上地”等)应被解释成指出方位，正如下述或讨论中的附图所述。这些相关术语系为了方便描述，且不要求装置当以特定方位建构或操作。

虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。反之，本发明所属技术领域的技术人员，在不脱离本发明实施例均等物的范围内，当可实施上述实施例，包括其它的变化与例示。

Claims (10)

1.一种半导体组件，其特征在于，至少包含：

一导体结构沉积于一介电层中，其中该导体结构至少包含：

一复合阻障层衬设于该介电层的一开口中，其中该复合阻障层包括一原子层沉积层、一钽或钛层以及一阻障层，该原子层沉积层是沿着该开口的数个侧壁与一底面设置，该钽或钛层是覆盖该原子层沉积层，而该阻障层是覆盖该钽或钛层且具有至少一增强阻障附着的元素或化合物；以及

一铜膜填满该开口且与该阻障层接界。

2.根据权利要求1所述的半导体组件，其特征在于，该原子层沉积层为选自于由氮化钽、氮化钛、氮化钨、钴以及氮化钴所组成的一族群。

3.根据权利要求1所述的半导体组件，其特征在于，具有该至少一增强阻障附着的元素或化合物的该阻障层含有锰、铬、钒、铌或钛。

4.根据权利要求1所述的半导体组件，其特征在于，该开口为一双重金属镶嵌开口，该底面包括一低洼底面以及一隆起底面，该低洼底面至少包含一下方层且该下方层包括掺杂杂质的半导体材料，而该隆起底面至少包含一栅极结构且该栅极结构是设于该下方层上。

5.根据权利要求1所述的半导体组件，其特征在于，该底面至少包含一部分，该部分至少包含一下方层，且该下方层包括一金属面或掺杂杂质的半导体材料。

6.一种半导体组件的制造方法，其特征在于，至少包含：

利用一原子层沉积法，以沿着一开口的数个侧壁沉积一原子层沉积氮化钽层且覆盖该开口的一底面，其中该开口是贯穿一介电层；

形成一钽或钛层于该原子层沉积氮化钽层上；

形成一锰基阻障层于该钽或钛层上；以及

沉积一铜膜于该开口中，使得该铜膜与该锰基阻障层接触并填满该开口，从而于该开口中形成一导体结构。

7.根据权利要求6所述的半导体组件的制造方法，其特征在于，至少包含：

在沉积该铜膜于该开口中之后，进行一热回火步骤。

8.根据权利要求7所述的半导体组件的制造方法，其特征在于，该热回火步骤是于充满一形成气体的一环境中进行。

9.根据权利要求6所述的半导体组件的制造方法，其特征在于，该锰基阻障层包含铜。

10.根据权利要求9所述的半导体组件的制造方法，其特征在于，该锰基阻障层的锰的浓度为0.5原子百分比至2原子百分比。

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