CN102323918A - 一种动态可重构处理单元阵列扩展的方法 - Google Patents

Abstract

本申请提供了一种动态可重构处理单元阵列扩展的方法，涉及嵌入式系统领域中的动态可重构处理器技术领域。所述的方法包括：根据基础的处理单元阵列的行数a和列数b确定处理单元阵列扩展后的行数m和列数n，其中a＜m，b＜n；将基础a×b处理单元阵列扩展成m×n处理单元阵列；根据扩展后的m×n处理单元阵列对路由单元、内部数据读入装置、内部数据写出装置、时序控制单元和处理单元阵列的配置信息进行相应调整。通过本申请能将基础处理器单元阵列扩展至更宽更深的处理器单元阵列，使动态可重构处理器的计算宽度和深度大大增加，有利于性能的优化，能满足更大量的数据处理过程。

Description

一种动态可重构处理单元阵列扩展的方法

技术领域

本申请涉及嵌入式系统领域中的动态可重构处理器技术领域，特别是涉及一种动态可重构处理单元阵列扩展的方法。

背景技术

动态可重构处理器是一种新生的处理器构架，其较之以往的单核处理器、专用芯片、现场可编程逻辑阵列有着显著的优势，是未来电路结构发展的一个方向。

首先，动态可重构处理器内往往含有多个算数逻辑单元，且数量巨大，称之为众核阵列。阵列内部配以灵活度高的路由单元，实现算数逻辑单元之间多样化的互联。因此，经路由单元连接后的众核阵列可实现对数据流的高速处理，较传统的单核以及少核处理器在性能上有着巨大的优势。同时，较固化的专用电路在灵活性上也有着巨大的优势。

其次，较传统的静态可重构电路——现场可编程逻辑阵列而言，动态可重构处理器有动态的特点，即在电路运行过程中可动态的切换电路的功能，而非以往静态可重构电路一沉不变的不改变电路功能，只是在电路运行之前烧写电路功能，对电路进行初始化。这样做的好处在于通过时分复用的方式减少了电路的规模，原因在于之前的电路结构的全映射现在变为分块映射，而块与块之间恰好采取了动态切换的方式。

现有技术中，动态可重构处理器单元数量相对较少，不能满足日益庞大的计算量的需求。

发明内容

本申请所要解决的技术问题是提供一种动态可重构处理单元阵列扩展的方法，能将动态可重构处理器单元进行扩展，以满足日益庞大的计算要求。

为了解决上述问题，本申请公开了一种动态可重构处理单元阵列扩展的方法，包括：

步骤100，根据基础的处理单元阵列的行数a和列数b确定处理单元阵列扩展后的行数m和列数n，其中a＜m，b＜n；

步骤110，将基础a×b处理单元阵列扩展成m×n处理单元阵列；

步骤120，根据扩展后的m×n处理单元阵列对路由单元、内部数据读入装置、内部数据写出装置、时序控制单元和处理单元阵列的配置信息进行相应调整。

进一步的，步骤120包括：

步骤121，根据扩展后的m×n处理单元阵列将路由单元增加新的处理单元连接；

步骤122，根据扩展后的m×n处理单元阵列增加内部数据读入装置和内部数据写出装置同处理单元阵列的传输量；

步骤123，根据扩展后的m×n处理单元阵列变更处理单元阵列的时序控制单元；

步骤124，根据扩展后的m×n处理单元阵列增加处理单元阵列的配置信息。

进一步的，所述的增加的处理器单元阵列的配置信息包括新增处理单元的配置信息，改变后的路由单元配置信息，输入的配置信息，输出的配置信息，时序控制的配置信息。

进一步的，所述的改后的路由单元连接前一行n个处理单元中任一个处理单元的输出和后一行n个处理单元中任一个处理单元的输入。

进一步的，所述的扩展后的处理器单元阵列的配置信息的描述步骤包括：

描述各处理器单元的配置信息，具体的，各处理器单元的配置信息包括输入第一选择器的配置信息、输入第二选择器的配置信息、算术逻辑单元的配置信息、输出寄存器的配置信息和暂存单元的配置信息；

描述综合控制信息，具体的，综合控制信息包括时序控制信息和粒度配置信息。

进一步的，所述的时序控制信息包括数据输入时间、运算时间、数据输出时间、循环间隔和循环次数。

进一步的，所述的粒度配置信息描述的是当前在可重构阵列上执行的运算的数据位宽。与现有技术相比，本申请包括以下优点：

本申请通过将基础处理器单元阵列扩展至更宽更深的处理器单元阵列，并动态可重构处理器的路由单元的连接情况和整个动态可重构处理器的配置信息等进行的相应的改变，使动态可重构处理器的计算宽度和深度大大增加，有利于性能的优化，能满足更大量的数据处理过程。

附图说明

图1是动态可重构处理器数据流结构图；

图2是本申请的一种动态可重构处理单元阵列扩展的方法流程示意图；

图3是本申请的优选的步骤120流程示意图；

图4是基础2行2列处理单元阵列装置图；

图5是本申请实施例的一种处理单元阵列的扩展流程图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

为方便说明本申请，首先介绍一种典型的动态可重构处理器的结构示意图如图1所示。结合图1，动态可重构处理器的运转流程可概括为如下步骤：

1.动态可重构处理器由外部数据读入装置42将处理器外存储器内待处理的数据读入处理器内，分发至多个子单元处理内的外部数据缓存器31。

2.多个子单元将数据从各自的外部数据缓存器读出31，再进行处理。多个子单元同时处理，以达并行处理的效果。各子单元处理完后，将结果数据存于各自的内部数据缓存器33。

3.外部数据写出装置46将结果数据从各子单元的内部数据缓存器33读出，并写出到处理器外部存储器。

除上述步骤外，还需说明的是：

1.子单元间的同步机制通过子单元间同步控制器来实现。

2.子单元间的数据交互通过由子单元A向子单元间数据交互暂存器34写入数据，子单元B从子单元间数据交互暂存器34读出此数据来实现。使用时还需结合子单元间的同步机制，即子单元A向子单元间数据交互暂存器34写完数据后，子单元B才可开始读取子单元间数据交互暂存器34。

动态可重构处理器可从数据流和配置流的角度去被描述。数据流的角度是指从对数据流的处理的角度出发，遍历数据流所经过的动态可重构处理器内的各模块，提出各模块所需的功能。从数据流的角度出发，动态可重构处理器在结构上可分为以下四个部分：

1.数据转移装置

a)数据转移装置用于将数据从数据存储装置读出，并写入另一数据存储装置，使数据在数据存储装置之间转移。最终实现将数据写入处理单元阵列，处理单元阵列运行完后，将处理单元阵列的结果数据读出。

b)数据转移装置分为6个，图1中的41～46所示部分：外部数据读入装置42，子单元间数据交互装置41，内外部数据转换装置43，内部数据读入装置44，内部数据写出装置45，外部数据写出装置46。按数据流的流动方向，具体说明如下。

c)外部数据读入装置42：

i.用于将动态可重构处理器外待处理的数据读入动态可重构处理器内，缓存于外部数据缓存器。

d)子单元间数据交互装置41：

i.用于将子单元间数据交换暂存器内存储的其他子单元的结果数据读出，并在一定程度上进行整合，最终将整合后的数据分发至当前子单元的内部数据存储器或直接分发至处理单元阵列，这取决于此外单元的结果数据是否可直接被处理单元阵列处理和此数据是否将多次被处理。

e)内外部数据转换装置43：

i.用于将外部数据缓存器内缓存的外部数据分发至内部数据存储器或直接分发至处理单元阵列，这取决于此外部数据是否可直接被处理单元阵列处理和此数据是否将多次被处理。

f)内部数据读入装置44：

i.用于将内部数据存储器内存储的当前子单元的内部数据，并在一定程度上进行整合，最终将整合后的数据写入到处理单元阵列。

g)内部数据写出装置45：

i.用于将处理单元阵列的结果数据读出，再写入至处理单元阵列供紧接着运行处理单元阵列时使用，或写入至内部数据存储器将数据缓存起来，或写入子单元间数据交互暂存器供子单元间数据交互使用，或写入内部数据缓存器待输出至处理器外。

h)外部数据写出装置46：

i.用于将缓存于内部数据缓存器的子单元的结果数据输出至处理器外。

2.数据存储装置

a)分为4个，图1中31～34所示部分，具体说明如下。

b)外部数据缓存器31：

i.用于将读入的外部数据缓存，待需要时被读出。

c)内部数据存储器32

i.用于对处理单元阵列的结果数据进行暂存，待需要时被读出，还供在处理器内部使用。

d)内部数据缓存器33

i.用于对处理单元阵列的结果数据进行缓存，待输出至处理器外。

e)子单元间数据交互暂存器34

i.用于暂存子单元A的结果数据，待子单元B读出，以实现子单元间的数据交互。

3.运算单元

a)运算单元即处理单元阵列，图1中20所示部分。

b)处理单元是一个算术逻辑运算单元，可实现基本的算术运算功能和逻辑运算功能以及一些定制的算术逻辑运算功能。

c)处理单元之间通过路由单元连接，以实现处理单元之间的灵活且快速的数据传递。

d)整个处理单元阵列通过时序控制单元控制，以协调处理单元阵列的输入、运算、输出之间的时序关系。

e)处理单元阵列可实现对大批量数据进行循环操作的快速处理。

4.同步控制装置

a)同步控制装置即子单元间同步控制器21。

b)其实现多个子单元(1个至N个，N为子单元个数)均完成其各自的指定任务后多个子单元(此处的多个可与之前的多个不一致)才可执行其各自任务序列中的下一个任务。

子单元间同步控制器实现了某综合任务在被划分为多个任务后，分发至多个子单元并行执行，多个子单元并行执行完多个任务后的同步。同步后才可开始下一综合任务的并行化执行。

本申请针对典型的动态可重构处理器的构架，提出了一种动态可重构处理单元阵列扩展的方法。

参照图2，示出了本申请一种动态可重构处理单元阵列扩展的方法流程示意图。

步骤100，根据基础的处理单元阵列的行数a和列数b确定处理单元阵列扩展后的行数m和列数n，其中a＜m，b＜n；

步骤110，将基础a×b处理单元阵列扩展成m×n处理单元阵列；

步骤120，根据扩展后的m×n处理单元阵列对路由单元、内部数据读入装置、内部数据写出装置、时序控制单元和处理单元阵列的配置信息进行相应调整。

比如当基础阵列为2×2时，可以根据需求将处理单元阵列扩展为m×n的阵列，其中a＜m，b＜n；在将阵列扩展后，根据扩展后的m×n处理单元阵列对路由单元、内部数据读入装置、内部数据写出装置、时序控制单元和处理单元阵列的配置信息进行相应调整。参照图3，示出了本申请的优选的步骤120流程示意图。

步骤121，根据扩展后的m×n处理单元阵列将路由单元增加新的处理单元连接；

步骤122，根据扩展后的m×n处理单元阵列增加内部数据读入装置和内部数据写出装置同处理单元阵列的传输量；

步骤123，根据扩展后的m×n处理单元阵列变更处理单元阵列的时序控制单元；

步骤124，根据扩展后的m×n处理单元阵列增加处理单元阵列的配置信息。

下面以一个具体实施例举例说明：

参照图4，示出了基础2行2列处理单元阵列装置图。

1.处理器单元阵列的基本结构

a)动态可重构处理器内子单元中处理单元阵列是算术逻辑运算单元的二维阵列；

b)处理单元阵列的基本单位是一个2×2(2行2列)的处理单元的二维阵列，即阵列中有2行处理单元，每行中有2个处理单元，基础2×2(2行2列)处理单元阵列装置图如图2所示；

c)在处理单元阵列中，各个处理单元之间通过路由单元相互连接。路由单元在处理单元阵列中的功能是连接上下两行的处理单元，使得上一行任意一个处理单元的输出可以通过配置路由单元的连接作为下一行任意一个处理单元的输入，处理单元阵列最后一行的输出作为第一行的输入；

2.处理单元阵列扩展机制

基于基础2×2(2行2列)处理单元阵列的结构，通过本发明提出的处理单元阵列扩展机制，可扩展为m×n(m行n列)处理单元阵列：

a)对处理单元阵列中，每行内处理单元个数和行数进行扩展：

i.当基础2×2(2行2列)处理单元阵列扩展为m×n(m行n列)处理单元阵列后，其阵列中处理单元行数发生变化，由原本的2行扩展至m行；

ii.当基础2×2(2行2列)处理单元阵列扩展为m×n(m行n列)处理单元阵列后，其阵列中处理单元每行个数发生变化，由原本的每行2个扩展至每行n个；

b)对处理单元阵列中，除处理单元以外的其余单元需要改动，以满足处理单元阵列行列上的扩展：

i.当基础2×2(2行2列)处理单元阵列扩展为m×n(m行n列)处理单元阵列后，其阵列中路由连接发生变化。路由单元由原来可以连接上一行2个中任意一个处理单元的输出和下一行2个中任意1个处理单元的输入变为可以连接上一行n个中任意一个处理单元的输出和下一行n个中任意一个处理单元单元的输入。首行路由单元变为可以连接第m行n个中任意一个处理单元的输出和第1行n个中任意一个处理单元的输入；

ii.当基础2×2(2行2列)处理单元阵列扩展为m×n(m行n列)处理单元阵列后，处理单元阵列中完成一次运算阵列所需的外部数据输入量增加。处理单元阵列扩展后，处理单元阵列的行列数增加，处理单元个数增加，处理单元阵列的数据处理能力增强，对外部数据输入量的需求增加；

iii.当基础2×2(2行2列)处理单元阵列扩展为m×n(m行n列)处理单元阵列后，处理单元阵列中完成一次运算阵列向外部传输的数据量增加。处理单元阵列扩展后，处理单元个数增加，处理单元阵列的数据处理能力增强，处理单元阵列向外部传输的数据量增加；

iv.当基础2×2(2行2列)处理单元阵列扩展为m×n(m行n列)处理单元阵列后，处理单元阵列的时序控制信息需发生变化。时序控制信息包括数据输入时间、运算时间、数据输出时间、循环间隔、循环次数。由于处理单元阵列的扩展，其时序控制信息需要变化满足处理单元阵列的扩展需求；

当基础2×2(2行2列)处理单元阵列扩展为m×n(m行n列)处理单元阵列后，处理单元阵列的配置信息需发生改变。处理单元阵列的配置信息不仅包含原有基础2×2(2行2列)阵列中处理单元的配置信息，还需要包含新增处理单元的配置信息，改变后的路由单元的配置信息、输入的配置信息、输出的配置信息、时序控制的配置信息，处理单元阵列的配置信息量增大。

本申请基于上述处理单元阵列的扩展机制提出了一个处理单元阵列的扩展流程，其流程图如图5所示：

处理单元阵列的扩展流程如下：

1.首先确定处理单元阵列扩展后的行数m和列数n；

2.在处理单元阵列内增加处理单元，将基础2×2(2行2列)处理单元阵列扩展为m×n(m行n列)处理单元阵列；

3.处理单元阵列内路由连接发生改变，重新连接扩展后的处理单元阵列；

4.增加单个数据处理周期中内部数据读入装置向处理单元阵列传入的数据量，增加单个数据处理周期内处理单元阵列向内部数据写出装置传出的数据量；

5.处理单元阵列的时序控制单元发生改变，以满足处理单元阵列行列扩展后对新的处理单元阵列进行时序控制的需求；

增加扩展后处理单元阵列中新增处理单元的配置信息，改变后的路由单元的配置信息、输入的配置信息、输出的配置信息、时序控制的配置信息。下面进一步地以一个动态可重构处理器进行处理器内子单元中处理单元阵列扩展为例，来说明动态可重构处理器内子单元中处理单元阵列的扩展机制：

为了便于说明，首先对于参数进行一些设定，具体如下：

1)动态可重构处理器原本有4个子单元；

2)子单元1中处理单元阵列为基础2×2(2行2列)阵列，将其扩展为3×3阵列。

动态可重构处理器按照本发明中扩展机制，其内部结构产生如下变化：

1.处理单元阵列中原来处理单元为2行，每行2个，变为3行，每行3个；

2.处理单元阵列内增加一个路由单元，路由单元连接连接上一行3个中任意一个处理单元的输出和下一行3个中任意一个处理单元单元的输入。

首行路由单元可以连接第3行3个中任意一个处理单元的输出和第1行3个中任意一个处理单元的输入；

3.单个数据处理周期中内部数据读入装置向扩展后的处理单元传入的数据量增加，单个数据处理周期中扩展后的处理单元阵列向内部数据写出装置传出的数据量增加；

4.处理单元阵列的时序控制单元发生改变，以满足处理单元阵列行列扩展后对新的处理单元阵列进行时序控制的需求

在扩展后的处理单元阵列的配置信息中加入新增5个处理单元的配置信息，改变后的路由单元的配置信息、输入的配置信息、输出的配置信息、时序控制的配置信息。

实际中，可以通过如下方法描述的扩展后的处理器单元阵列的配置信息：

描述各处理器单元的配置信息，具体的，各处理器单元的配置信息包括输入第一选择器的配置信息、输入第二选择器的配置信息、算术逻辑单元的配置信息、输出寄存器的配置信息和暂存单元的配置信息；

描述综合控制信息，具体的，综合控制信息包括时序控制信息和粒度配置信息。

其中，所述的时序控制信息包括数据输入时间、运算时间、数据输出时间、循环间隔和循环次数。所述的粒度配置信息描述的是当前在可重构阵列上执行的运算的数据位宽。

以上对本申请所提供的一种动态可重构处理单元阵列扩展的方法，进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (7)

1.一种动态可重构处理单元阵列扩展的方法，其特征在于，包括：

步骤100，根据基础的处理单元阵列的行数a和列数b确定处理单元阵列扩展后的行数m和列数n，其中a＜m，b＜n；

步骤110，将基础a×b处理单元阵列扩展成m×n处理单元阵列；

步骤120，根据扩展后的m×n处理单元阵列对路由单元、内部数据读入装置、内部数据写出装置、时序控制单元和处理单元阵列的配置信息进行相应调整。

2.根据权利要求1所述的方法，其特征在于：

步骤120包括：

步骤121，根据扩展后的m×n处理单元阵列将路由单元增加新的处理单元连接；

步骤122，根据扩展后的m×n处理单元阵列增加内部数据读入装置和内部数据写出装置同处理单元阵列的传输量；

步骤123，根据扩展后的m×n处理单元阵列变更处理单元阵列的时序控制单元；

步骤124，根据扩展后的m×n处理单元阵列增加处理单元阵列的配置信息。

3.根据权利要求2所述的方法，其特征在于：

所述的增加的处理器单元阵列的配置信息包括新增处理单元的配置信息，改变后的路由单元配置信息，输入的配置信息，输出的配置信息，时序控制的配置信息。

4.根据权利要求1所述的方法，其特征在于：

所述的改后的路由单元连接前一行n个处理单元中任一个处理单元的输出和后一行n个处理单元中任一个处理单元的输入。

5.根据权利要求1所述的方法，其特征在于：

所述的扩展后的处理器单元阵列的配置信息的描述步骤包括：

描述各处理器单元的配置信息，具体的，各处理器单元的配置信息包括输入第一选择器的配置信息、输入第二选择器的配置信息、算术逻辑单元的配置信息、输出寄存器的配置信息和暂存单元的配置信息；

描述综合控制信息，具体的，综合控制信息包括时序控制信息和粒度配置信息。

6.根据权利要求5所述的方法，其特征在于：

所述的时序控制信息包括数据输入时间、运算时间、数据输出时间、循环间隔和循环次数。

7.根据权利要求5所述的方法，其特征在于：

所述的粒度配置信息描述的是当前在可重构阵列上执行的运算的数据位宽。

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