CN102317908A - 使用统计时序分析识别及改进鲁棒设计 - Google Patents

使用统计时序分析识别及改进鲁棒设计 Download PDF

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Abstract

统计时序分析技术可以用在以一致的方式通过合成、布局和布线的整个设计流程而导致鲁棒电路的建构。一个示例性技术可以包括接收具有时序模型的设计的库数据。通过比较这个数据的实施，可以基于一套标准来定义鲁棒电路，所述标准可以包括最差违反时间容限、端点时间容限分布、时序约束违反以及总的违反时间容限。在这一点上，统计时序分析可以用在驱动逻辑改变而在所述设计上产生改进的鲁棒性。所述统计时序分析可以使用与在统计时序分析中的弧相关的统计时序延迟而作为平均数以及将指定百分比的所述平均数作为标准差。

Description

使用统计时序分析识别及改进鲁棒设计
技术领域
本发明涉及集成电路(IC)设计，且更特别为使用统计时序分析识别鲁棒设计与改进这样的设计。
背景技术
图1表示一个示例性数字IC设计流程的简化表示法。在高层中，过程开始于其产品概念(步骤100)以及在EDA软件设计过程中体现(步骤110)。当所述设计完成时，其可以下线(taped-out)(事件140)。在下线后，制造过程(步骤150)以及封装与组装过程(步骤160)发生而结果最终地完成芯片(结果170)。
所述EDA软件设计过程(步骤110)实际上是由一些步骤112-130所构成，这是以简化的线性方式来显示。而在一个实际ASIC设计过程中，特定的设计可能必须通过步骤回溯，直到通过某些测试。同样地，在任何实际设计过程中，这些步骤可能会以不同的顺序或组合出现。这个描述因此可以由上下文和一般描述所提供而并非是用于特定ASIC的指定或建议的设计流程。
所述EDA软件的设计流程(步骤110)组件步骤的简略描述现将提供而如下列所述：
系统设计(步骤112)：设计者描述其想要实施的机能、其可以执行假设为规划完善机能、检查成本等。硬件软件架构分割可以在此阶段中发生。来自新诺普科技(Synopsys，Inc.)的示例性EDA软件产品可以在此步骤中使用，其包括Model Architect软件(其为用于Saber仿真器的辅助建模工具)、Saber软件(其为系统级仿真软件，它可以进行模拟数字混合电路及包括电子、电力、机械、液压、控制及数据采集等的混合技术系统的仿真)、System Studio软件(为系统级设计环境，主要用于面向创新性SoC设计中算法和系统架构的两个至关重要的系统级设计领域)以及
Figure G2008800115760D00011
的产品。
逻辑设计和功能验证(步骤114)：在此阶段中，可以写入在系统中用于模块的VHDL或是Verilog编码以及所述设计是对功能精确度进行检查。更具体而言，所述设计被检查以确保其产生正确的输出。而来自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括VCS(其为智能验证解决方案)、VERA(是为模块、子系统、和整个系统提供完整测试向量自动生成的工具)、
Figure G2008800115760D00021
Magellan(其为设计规则形式验证产品)、Formality(其为等效性检测工具)、ESP(为全定制电路设计中用于功能验证的解决方案)以及LEDA(是一种可编程代码设计规则检查器)的产品。
合成与测试设计(步骤116)：在此，VHDL/Verilog是被转译到网表(netlist)中。所述网表可以为目标技术最优化。此外，产生所述测试的设计与实施用以允许已完成芯片的检查。来自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括
Figure G2008800115760D00022
(设计编译器，其为缓存器转换层级合成解决方案)、Physical Compiler(物理编译器，其为物理综合工具)、Test Compiler(测试编译器)、Power Compiler(功率编译器)、FPGA Compiler(FPGA编译器，其为集成电路逻辑合成软件)、Tetramax(其为自动测试模式生成工具)以及
Figure G2008800115760D00023
的产品。
网表验证(步骤118)：在此步骤中，所述网表被检查以遵守时序约束与符合VHDL/Verilog原始码。来自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括Formality、PrimeTime(为静态时序分析工具)以及VCS的产品。
设计规划(步骤120)：在此，所述芯片的整体平面图是对时序和顶层布线进行建构和分析。自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括Astro(为布局布线设计环境)以及IC Compiler(集成电路编译器，其为电子自动布局设计)的产品。
物理实施(步骤122)：在此步骤中，出现布局(placement)(电路组件的定位)和布线(routing)(其电路组件的连接)。来自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括Astro以及IC Compiler的产品。
分析与提取(步骤124)：在此步骤中，所述电路功能在晶体管层次上进行验证。来自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括AstroRail(为芯片工耗分析工具)、PrimeRail(为全芯片的静态和动态电压降和电迁移(EM)分析解决方案)、Primetime以及Star RC/XT(抽取寄生电阻及电容(RC)的工具)的产品。
物理验证(步骤126)：在此步骤中，各种检查功能被执行以对：制造、电子问题、光刻(lithographic)问题以及电路来保证其正确性。来自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括Hercules(其为层次化的物理层验证)的产品。
分辨率增强(步骤128)：这个步骤包含布图(layout)的几何操作以改善所述设计的可制造性。来自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括Proteus(为光学近接效应修正软件)、ProteusAF以及PSMGen(相位指定软件)的产品。
掩模(mask)数据准备(步骤130)：这个步骤是提供用于光刻使用的掩模产生的“下线”数据，以产生完成的芯片。来自新诺普科技的示例性EDA软件产品可以在此步骤中使用，其包括CATS(R)家族的产品。
网表验证(步骤118)可以提供没有仿真的一个数字电路的预计时间。这个称为静态时序分析(STA)的网表验证技术提供了不受输入值组合支配的电路的时序行为的详细分析。
在STA技术中，时序约束(constraint)是可以对电路信号传播以及在输出处可以显示或是由存储组件所捕获的时间预算。所述时序约束是通过像是时钟方案、输出负载等的用户指定信息所捕获。一个“关键路径”被定义为违反时序约束的存储组件的一个输入引脚(pin)或输出以及存储组件的一个输出引脚或输入之间的路径。所述时序查核所执行的所述引脚处是被称为端点(endpoint)。时序约束可以被分类为两种形式。其中，设置约束(set-upconstraint)是一个要求所述信号稳定而不迟于所述预算，而保持约束(holdconstraint)则是一个要求所述信号不早于所述预算改变。对于论述的理由且不失一般性而言，在此涉及的仅包含第一形式。引脚的到达时间是被定义为在所述引脚的信号稳定时的时间。在静态时序中，所述到达可以使用“添加”、“最大”操作来计算。引脚的要求时间是在所述信号必须稳定以满足时序约束时的时间。在静态时序中，要求时间可以使用“减去”、“最小”操作来计算。而引脚的“时间容限(slack)”可以被定义为所述要求时间和所述到达时间之间的差值。因此，正面时间容限(positive slack)意思是电路的整体延迟为可接受(且若可以，其引脚的到达时间甚至会增加)，反之，违反时间容限(negative slack)意思是所述路径太慢且因此必须加快速度以避免不利地影响电路的整体延迟。
在过去几年中，在延迟变化中已经在业内引起关注。延迟变化可以由操作条件变化(像是在制造期间产生的电压和温度与过程变化)而引起。然而，在设计流程的上下文中，延迟变化也可以由上游工具的最优化、在计算中使用的模式完善而作为设计演变、以及对设计的任何改变(即：规格改变)而造成。
不幸地，表征每个引起改变的原因且随后试图去定义有关改变的电路的“鲁棒性”会需要重要的资源分配。因此，这引起了一种以成本效益方式来建构改变容忍度设计的方法和设备的需求。
现已经引入一种被称为统计时序分析的静态时序分析的相对新的扩展。这个技术被设计为由过程变化所引起的电路延迟中的模型变化。延迟是由统计分布所表示，且分析步骤通过对这些分布采用“添加”和“最大”(“减去”和“最小”)操作传播到达(要求)时间的分布。这个方法需要重要的资源分配以表征出各个过程改变的延迟行为。
发明内容
根据本发明的一个观点，统计时序分析技术是用于以一致的方式通过合成、布局(placement)和布线(routing)的整个设计流程以建构鲁棒电路。一个示例性技术可以包括接收具有时序模型的设计的库数据(library data)。通过比较这个数据的实施，对延迟变异的电路容忍度可以使用数种标准来表征。典型的标准可以包括最差违反时间容限(worst negative slack)、端点(endpoint)时间容限分布、时序约束违反的数量、以及总的违反时间容限(total negative slack)。这些标准是使用静态时序分析中的已知观念而被定义出。在这一点上，统计时序分析可以用在驱动逻辑改变而在所述设计上产生改进的鲁棒性。
特别是，统计时序分析在静态时序分析(STA)中塑造所述设计的弧(arc)(即为在引脚间的路径)上的统计延迟分布。可以有利地通过使用关联于在静态时序分析中的弧的延迟以作为平均值以及所述平均值的用户指定百分比以作为标准差，而可以得以防止发生对各个变化来源的延迟改变的特性描述需求。因此，在这方法中，当使用门延迟的典型行为时，统计时序分析将变化归因于门(gate)而无需寻求识别原因。因此各个路径可以适当地被约束。例如：对统计取消具有较大变化的较长路径有较大机会出现在所述平均值延迟中。
在一个实施例中，执行所述统计时序分析可以进一步包括决定在所述设计的端点时间容限分布以用作为在设计最优化中的成本度量。例如：所述成本度量可以包含计算未能满足时序约束的端点的或然率。所述或然率可以从统计时序分析(其提供在端点的到达时间的或然率密度函数)中计算出。尤其是，这个或然率也可以用在改进所述设计的鲁棒性。
如在以下的更具体细节的描述，统计时序分析技术是在处理过程变化的上下文中发展而可以有利地用于引导鲁棒电路的最优化。
附图说明
图1表示一种示例性数字ASIC设计流程的简化代表图。
图2表示在合成步骤中的静态时序分析后绘制相同设计/电路的两个实施的端点时间容限分布图。
图3A表示具有多个逆变器的逆变器链，其中各个逆变器具有由可能不同的正态分布曲线表示的门延迟。
图3B表示具有从平均值的3个标准差内的延迟中包含几乎100％的可能值的门的正态分布。
图3C表示具有关联于输入路径和内部路径(两者通常被引用作为弧)的示例性门。
图3D表示如何通过更快制造门而降低变化。
图4表示一种在设计流程中产生电路以用于实施过程的示例性统计时序分析技术。
具体实施方式
集成电路(IC)设计流程(例如：合成、布局、时钟树分析和布线)的各种步骤使用最优化的网络和门延迟。然而，这些延迟可能在步骤间的差异很大。例如：在缺乏反馈时，最优化下游工具可能导致不同延迟的计算。再者，因为接着有更多信息可用，在IC设计流程中的后面阶段的模型典型地更为精确。其它延迟变化可能是由于改变规格(例如：用户标的550兆赫(MHz)与500兆赫)、技术(即为用在制造中的程序)或是操作条件(即为环境是包括有但并未限制在温度、导轨电源供应器等)。表征出各个延迟改变的原因以及定义出关于所述改变的鲁棒性是抑制其商业化的复杂性工作。
尤其是，即如其后所描述的，“鲁棒(robust)”电路的定义可以是一般的而足以采用所述IC设计流程的各个步骤且允许以具有成本效益的方式的改变容忍度(tolerant)设计的建构。因此，在所述合成步骤中的鲁棒电路将可能也是在所述布局步骤(或是在所述布局步骤中的至少最小化问题)中的鲁棒电路。还注意鲁棒性(robustness)概念是相对的而非绝对的。因此，在此处所描述的鲁棒性是基于比较多个电路。有利地，鲁棒性一般可以使用违反时间容限的STA概念来定义。
鲁棒电路可以被定义为满足某些标准。例如：使用一个简单定义，如果满足以下三个标准，一个电路C是较电路D更为稳健。第一，电路C有相等于电路D或是较电路D为佳的违反时间容限。第二，电路C有相等于电路D或是较电路D为佳的总的违反时间容限。第三，电路C在所述设计中相较于电路D具有相当少的违反时序约束的端点(其中端点是任何一点，而若有违反，接着电路即会失效)。
对于鲁棒电路的另一个定义也发展出使用端点时间容限分布。在一个实施例中，端点(以增加的时间容限所排列)可以用端点数量作为x值和所述时间容限为y值而进行绘图。所产生的曲线被称为端点时间容限分布曲线。在一个实施例中，如果电路C的端点时间容限分布曲线是整个位在电路D的端点时间容限分布曲线之上时，电路C是比电路D更为稳健。如果一个曲线的有限区段延伸在另一曲线上时，接着其可以有助于决定那些留下大部分曲线(最关键)的电路是在上面为更稳健。
例如：图2表示在所述合成步骤中的静态时序分析后绘制相同设计/电路的两个实施的端点时间容限分布图200。这些实施是以曲线201和202表示。设计可以具有任何数量的端点，例如高达数万甚至数十万个端点。在图2中的所述两个电路实施中，各个大约有1万6千个端点，其从最差违反时间容限到最佳正面时间容限排序。
在图200中，因为曲线201完全位在曲线202之上，由曲线201所代表的电路是相较于由曲线202所代表的电路为更稳健。换言之，假定两个电路遭遇到变化，由曲线201所代表的电路相较于由曲线202所代表的电路有较低的可能遭遇到失效。更具体地，注意由曲线201所代表的电路具有显著较少违反的端点，其如端点范围203所示(其开始在曲线201穿过零的时间容限轴的点而结束于曲线202穿过零的时间容限轴)。再者，由曲线201所代表的电路相较于由曲线201所代表的电路为具有较佳的总的违反时间容限，注意电路的所述总的违反时间容限是在x轴下面的曲线部份和x轴间的范围。关联于曲线201的总的违反时间容限的改进测量是通过区域204(其被定义为在曲线202上面、零的时间容限轴下面以及不包含关联于由曲线201所代表的电路的总的违反时间容限的区域)而在图200中被指出。注意上述所有的度量被完善定义在静态时序分析的上下文中。
依照使用统计时序而分析逻辑门(以下称为门)，所述门延迟被识别以具有平均值和标准差(作为相对于静态时序可以具有固定数量以表示门延迟)。例如：参考图3A，逆变器链(inverter chain)300包括有10个逆变器301至310，各个逆变器具有由正态分布320所表示的门延迟。注意逆变器301至310可以具有不同数值的平均数和标准差(因此，正态分布320仅是被平均以表示一般正态分布)。在所述正态分布320中且参考图3B，在所述门延迟值(x轴)的中点上产生平均值(μ)。大约68％的值是位在从所述平均值的一个标准差(σ)内，大约有95％的值是位在从所述平均值的二个标准差(2σ)内，以及大约有100％的值是位在从所述平均值的三标准差(3σ)内。因为在正态分布中的y轴是代表或然率，具有少于或大于一个指定值的延迟的所述门的或然率可以通过使用指定值去定义边缘而决定正态分布320的曲线下的区域而得到。因此，各个逆变器具有一个或然率密度函数(PDF)。统计时序分析提供基础以从所述门延迟PDF中计算出任何引脚(像是逆变器310的输出)的到达时间的PDF。一个引脚的到达时间的PDF可以用在计算所述引脚未能满足时序的或然率。
对于使用统计时序分析以建构鲁棒电路的关键观察是统计时序分析可以显露出电路中的关键路径，其通常被静态时序分析隐藏。特别是，需考虑多重关键路径汇聚在门(例如：与门(AND gate)、或门(OR gate)等等)的输出引脚的情况。在此情况下，各个路径应具有相同的平均值延迟和标准差值。当对所述输出引脚施行统计最大计算时，统计最大值的结果平均值是大于各个路径的个别平均值。路径的数量越大，获得的统计平均值越大。这个计算可以表征为“露出”关键路径的数量。例如：两个到达分布是相同的且正常平均值为5.0而标准差为0.1，而其统计最大值是近似于正态分布的平均值为5.05而标准差为0.08。反之，决定最大延迟值的静态分析是无法区分不同数量关键路径的情况。例如：一个或更多个到达值为5.0的静态最大值仍然是5.0。因此，在统计时序分析中，带有多重关键路径的引脚具有较大的到达时间平均值(相较于静态平均值)。于是，统计时序分析可以有利地排除像是关键范围和联系计数(tie counts)(其是用在使用静态时序分析的电路最优化)的概念需求。类似行为可以在关键分布的要求时间计算所计算出的统计最小值(statistical minimum)中见到。在此情况下，统计最小值的结果平均值是小于各个的个别平均值。
注意各个门也具有关联于所述门的各个内部路径的延迟。例如：参考图3C，与门(AND gate)300的路径331、332具有可以使用统计时序分析而进行分析的延迟。尤其是参考图3D，快速门(faster gate)(所述门的内部路径)具有较小的标准差(如正态分布340所显示)且因此具有相较于慢门(slowergate)(如正态分布341所显示)为较小的变化。尤其是在这个范例中，所述快速门仅具有弧的正面时间容限，其提供较所述慢门(可能具有违反时间容限)为更鲁棒的指示。因此，使用统计时序分析可以有利地直接电路最优化。在一个实施例中，输入路径的变化可以影响最大操作(不包含关键路径)。
在静态设计中，设计者具有配置在所述设计中处理延迟变化的预算。这个预算(b)典型地是目标时钟的百分比(％)。不幸地，所述预算可以仅设置在时钟边缘，其具有紧缩超出所需的时序的影响。再者，因为下游工具的最优化、模型的改进及/或规格、科技或是环境的改变，由此导致不同的时序约束文件，预算b而随着时间而改变。因此，静态设计具有导致次佳设计及/或过程的数个缺点。
相反地，在统计设计中，由于下游工具的最优化、模型的改进及/或规格、科技或是环境的改变，设计者不需要区分时序变异性。特别是，在统计设计中，所述静态门延迟可以用作为平均值(μ)以及所述预算b可以用作为在所述门延迟中的a％的标准差(σ)。注意统计设计不会遭遇到过度约束，由此使各个路径得到其合适变化。
在一个实施例中，变异性(或标准差)可以由用户指定以作为所述平均值的百分比。例如：各个门的变异性可以设定为对延迟变化所编列预算的时钟周期的百分比。这样在所述设计中对所有门设定相同数量。在一个替换的实施例中，如果门的延迟范围为已知(且对不同门为相异的)，可以从对各个门的最差情况延迟以及典型延迟间的差异中计算出变异性评估。
总而言之，统计时序分析技术是在处理过程变化的来龙去脉中引导鲁棒电路的最优化。特别是，不是依靠过程数据以指定所述延迟模型，而是由静态时序分析提供的延迟可以用作为平均值，以及用户指定百分比的所述平均值可以用作为标准差。于是，统计时序分析是因为所述门而变化预算，同时对门延迟使用典型行为。
因此，各个路径可以被适当地约束。例如：较长路径具有带有对统计取消有较大机会的较大变化以出现在所述平均值延迟中。使用统计时序分析可以有利地驱动逻辑变化而偏好于有利于鲁棒电路的最优化量度。
图4表示设计流程中产生电路以用在实施过程的示例性技术400。步骤401是接收包括有时序模型的设计的库数据。步骤402是基于违反时间容限、端点时间容限分布、时序约束违反以及总的违反时间容限其中至少两个来定义鲁棒电路。步骤403是使用统计时序分析去驱动在所述设计中产生改进鲁棒电路的逻辑变化。
所述统计时序分析模型是塑造在所述设计的弧中的统计延迟分布。尤其是，统计时序分析可以使用关联于在静态时序分析的所述弧的静态时序延迟作为平均值(步骤404)以及所述平均值的指定百分比作为标准差(步骤405)。所述指定百分比是从对变化的时钟预算的评估或是在门上的延迟变异评估而获得。在一个实施例中，步骤403进一步包括在所述设计的端点上决定时间容限分布以用于作为在设计最优化中的成本量度(步骤406)。例如：所述成本量度可以包括计算未能满足时序约束的端点的或然率。所述或然率是从统计时序分析(其提供了在端点的到达时间的或然率密度函数)中计算出。注意这个或然率也可以用在改进所述设计的鲁棒性。
在另一个实施例中，引脚的统计时间容限(被定义为统计平均要求时间和统计平均到达时间的差)可以用于明智地选择要执行最优化的引脚。由于统计时序可以从具有较少关键路径的引脚中区分出具有较多关键路径的引脚，即是这些引脚具有一个最差统计时间容限但是具有相等的静态时间容限，于是最优化可以在所述设计中识别出良好的一套引脚而可有效降低违反路径的数量。
技术400可以有利地用于集成电路(IC)设计流程(例如通过前揭范例但并未限制在合成、布局、时钟树分析以及布线)中的各种不同的最优化路径。
虽然本发明表示的实施例已经在此参酌附加的图示而详细的描述，但其应可了解本发明并未限制在这些精确的实施例中。他们并不是详尽无疑或是企图限制本发明到所揭示的精确形式中。
例如：技术400(图4)可以实施在一个或更多个计算机程序(例如：工作集)中，其可以在包含至少一个处理器的系统上执行。各个计算机程序可以实施在高阶程序或是面向对象编码语言、在汇编语言、或是在机器语言中。合适的处理器包括但并未限制在一般和特殊用途的微处理器以及其它类型的微控制器。一般而言，处理器将从只读存储器(ROM)及/或随机存取内存(RAM)中接收指示和数据。计算机可以包括一个或更多的用于存储数据文件的存储设备。示例性的存储设备可以包括像是内部硬盘和可移动硬盘的磁光盘、磁光磁盘、以及光盘。适用于切实体现计算机程序指示和数据的存储设备可以包括例如为EPROM、EEPROM和闪存装置的各种类型的非易失性内存、像是内部硬盘和可移动硬盘的磁光盘、磁光磁盘、以及光盘磁盘(CDROM disk)。
因此，本发明的范围为以下的权利要求内容以及其均等者定义而预期者。

Claims (8)

1.一种在设计流程中产生电路以用于实施过程的方法，所述方法包含：
接收包含时序模型的设计的库数据；
基于最差违反时间容限和总违反时间容限的至少一者以及端点时间容限分布和时序约束违反的数量的至少一者来定义出鲁棒电路；以及
使用统计时序分析以驱动在所述设计中产生改进的鲁棒电路的逻辑改变，
其中所述统计时序分析塑造在静态时序分析的所述设计的弧上的统计延迟分布，
其中在所述弧上的所述统计延迟分布包括：
使用关联于在统计时序分析中所述弧的静态时序延迟作为平均值；以及
使用所述平均值的指定百分比为标准差，
其中所述指定百分比是从变化的时钟预算的评估以及在门上的延迟变化的评估的其中之一而获得。
2.如权利要求1所述的方法，其特征在于，所述统计时序分析进一步包括决定在所述设计的端点上的时间容限分布而用作为设计最优化的成本度量。
3.如权利要求2所述的方法，其特征在于，所述成本度量包括计算出未满足时序约束的端点的或然率。
4.如权利要求2所述的方法，其中统计时间容限是用在识别在其上实施最优化的所述设计中的瓶颈。
5.一种计算机可读媒介，其在由处理器执行时体现指示，所述计算机可读媒介提供工具集以在设计流程中产生电路，以用于实施过程，所述工具集包含：
用于接收包括时序模型的设计的库数据的装置；
用于基于最差违反时间容限和总违反时间容限的至少一者以及端点时间容限分布和时序约束违反的数量的至少一者来定义出鲁棒电路的装置；以及
用于使用统计时序分析以驱动在所述设计中产生改进的鲁棒电路的逻辑改变的装置，
其中所述统计时序分析塑造在静态时序分析的所述设计的弧上的统计延迟分布，
其中在所述弧上的所述统计延迟分布包括：
使用关联于在统计时序分析中所述弧的静态时序延迟作为平均值；以及
使用所述平均值的指定百分比为标准差，
其中所述指定百分比是从变化的时钟预算的评估以及在门上的延迟变化的评估其中之一而获得。
6.如权利要求5所述的计算机可读媒介，其特征在于，使用所述统计时序分析的装置更包括用于决定在所述设计的端点上的时间容限分布而用作为设计最优化的成本度量的装置。
7.如权利要求5所述的计算机可读媒介，其特征在于，所述成本度量包括计算出未满足时序约束的端点的或然率。
8.如权利要求5所述的计算机可读媒介，其特征在于，统计时间容限是用在识别在其上实施最优化的所述设计中的瓶颈。
CN200880011576.0A 2007-09-10 2008-07-24 使用统计时序分析识别及改进鲁棒设计 Active CN102317908B (zh)

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