CN102282619A - 用以在ddr dram写入期间三态控制未使用数据字节的方法、系统及设备 - Google Patents

Abstract

一种内存接口电路，其包含多个数据总线驱动器与经设计成可操作地回应写入驱动器屏蔽信息的逻辑。若需要，可将该等总线写入驱动器及逻辑实现于个别的集成电路。该等总线驱动器经设计成可回应写入操作。也可将该逻辑设计成在该写入操作期间基于该写入驱动器屏蔽信息来去能该等数据总线驱动器中的任一者。

Description

用以在DDR DRAM写入期间三态控制未使用数据字节的方法、系统及设备

技术领域

本发明大体涉及内存处理，尤其涉及一种使用数个双倍数据率(DDR)内存的方法、系统及设备。 

背景技术

双倍数据率(DDR)动态随机存取内存(DRAM)为一种使用于装置中的内存集成电路以达成两倍于先前单倍数据率DRAM的频宽。这是藉由两次唧取(亦即，在时钟讯号的升缘及降缘都传输数据)而不增加相关的时钟频率来实现。双直列内存模块(DIMM)为包含一序列的动态随机存取内存集成电路的内存模块。基于DDR-DRAM的DIMM具有两倍于时钟速率的数据。这可藉由时钟控制数据选通(data strobe)的升缘及降缘来达成。目前对于双倍数据率(DDR)双直列内存模块(亦即，DDR DIMM))的写入交易，期望所有数据驱动器在写入操作期间可传送。在写入操作期间，所有传送器(亦即，数据驱动器)能起作用，即使在此类操作期间没有使用所有的数据驱动器。因此，对于DDR DIMM的写入交易，会期望所有的数据驱动器为可传送，因而不必要地消耗电力。这导致浪费电力，而为现今集成电路及装置的关键问题。 

此外，目前的低功率DDR设计可能没有与DDR接收器关连的端子。此类DDR设计仍送出数据位，即使该等数据位被内存屏蔽及储存。不过，有些图形DDR(GDDR)被组态成在接收器侧具有上拉以供电的端子。这些GDDR装置在写入操作期间常包含所有的数据驱动器。在GDDR装置中，如果接收端子被组态成只有上拉(或只有下拉)时，会让驱动器在驱动1时(或在下拉的情形下为0)开通，以使該装置不浪费电力，因为该驱动器及端子被拉往相同的方向。在此类GDDR装置中，GDDR也有可能三态控制(亦即，关闭)数据驱动器，而不是在功率上拉端子的过程中驱动1，或接地下拉端子的过程中驱动0。因此，对于有供电端子的GDDR装置，驱动1可导致零I/O耗电量。不过，至于DDR装置，在 DDR接收器终止供电时，驱动1的此种方法不会导致此类DDR装置的零耗电量。 

由于使用DDR内存的许多装置为电池供电型，因此除了其它事项以外，亟须更有效地减少耗电量以便，例如，增加此类装置的电池寿命。 

附图说明

由以下的说明及附图可更加明白本内容，其中相同的元件符号表示相似的元件。 

第1图的例示方块图显示经组态成在双倍数据率(DDR)内存交易期间可节省电力的内存接口电路系统。 

第2图的例示方块图显示经组态成在DDR内存交易期间可节省电力的内存接口电路系统的另一具体实施例。 

第3图显示用于实现内存接口电路系统的电路级描述。 

第4图以流程图显示控制内存中的数据字节的方法。 

第5图以流程图显示用以控制内存中的数据字节的另一方法。 

第6图显示例示的处理装置中可用来实现描述于本文的技术的区块。 

具体实施方式

在一实施例中，内存接口电路包含多个数据总线驱动器与经设计成可被操作以回应写入驱动器屏蔽信息的逻辑。若需要，可将该等总线写入驱动器及逻辑实现于个别的集成电路。该等总线驱动器经设计成可回应写入操作。也可将该逻辑设计成在写入操作期间基于写入驱动器屏蔽信息可选择性地去能该等数据总线驱动器中的任一者。也揭示相关的方法。 

除了其它的优点以外，该内存接口电路、方法及系统所消耗的电力小于使用双倍数据率(DDR)内存的习知内存接口电路、方法及系统。在一实施例中，藉由判断那些数据总线驱动器实际需要传送以及那些数据总线驱动器不需要传送，使得该内存接口电路可减少在DDR写入操作时的耗电量。 

在一实施例中，可提供至少一个选通驱动器(strobe driver)以产生该写入操作的预定时钟间隔的选通信号。可提供至少一数据屏蔽驱动器用来接收写入驱动器屏蔽信息及产生判断那些数据字节要屏蔽的输出。每个数据屏蔽驱动器可耦合至逻辑模块。该逻辑模块则可选择该等数据总线驱动器中的至少一者。 

在一实施例中，该逻辑模块包含或门结构。该或门结构包含各自具有回应写入驱动器屏蔽信息的输入端的多个或门。每个或门的输出端可耦合至各自的总线驱动器。 

在一实施例中，多个DDR接收器可被操作以耦合至该等数据总线驱动器，使得该等DDR接收器中的每一个具有经组态成包含至少一上拉电阻器及至少一下拉电阻器的输入端，以产生中点端子结构(mid-point termination structure)。该中点端子结构造成每个DDR接收器中的对应者在没有写入操作下被拉高，及/或该中点端子结构造成每个DDR接收器中的对应者在写入操作期间被拉低。 

一种包含该内存接口电路的装置，以及可为无线手持装置或任何适当的装置。 

在本文中所使用的术语“电路”或“模块”可包括电子电路、执行一或更多软件或韧体程序的一或更多处理器(例如，共享、专用或一群处理器，例如但不限于微处理器、DSP或中央处理单元)及内存、组合逻辑电路、ASIC、及/或提供提及功能性的其它适当组件。藉由减少电力至减少的所欲电力水平，包括使它失效的水平，则“电路”或“模块”可“关机”。同样，藉由增加供电至致使它可操作的水平，则“电路”或“模块”可“开机”。另外，本技艺一般技术人员应了解，“电路”或“模块”的操作、设计及组织可用硬件描述语言来描述，例如Verilog^TM、VHDL、或其它适当的硬件描述语言。 

图1的例示方块图显示经组态成在双倍数据率(DDR)内存交易期间可节省电力的内存接口电路系统100。该系统100可视需要在设备102中操作，例如膝上计算机、服务器、手持装置(例如，个人数字助理、行动电话、视讯播放器)、或任何适当设备。也可将系统100组态成埋入设备102的集成电路104。因此，系统100的揭示内容在此是描述在DDR内存交易期间节省电力的技术，例如，藉由在DDR内存写入交易期 间三态控制未使用数据总线驱动器。这可用内存接口电路108来实现，其包含经设计成可回应写入操作的多个数据总线驱动器。内存接口电路108可包含DDR内存控制器110与DDR I/O收发器区块112。DDR内存控制器110及DDR I/O收发器区块112经由总线107可被操作为相互耦合。可理解的是，图形DDR(GDDR)I/O收发器可与DDR I/O收发器区块112互换。在一具体实施例中，可将DDR内存控制器110组态成经设计成可被操作以回应写入驱动器屏蔽信息的逻辑模块120。可将此逻辑模块120组态成可致能系统100以达成DDR写入操作期间的节电。例如，逻辑模块120可操作以在写入操作期间基于写入驱动器屏蔽信息来去能多个数据总线驱动器中的任一者。可将逻辑模块120组态成可在写入操作期间基于写入驱动器屏蔽信息判断多个数据总线驱动器中那些要致能。该写入驱动器屏蔽信息用来判断那些数据总线驱动器需要传送(亦即，写入内存)，以及那些数据总线驱动器不需要传送。在操作时，与数据总线驱动器关连的写入驱动器屏蔽信息在该数据总线驱动器被屏蔽(亦即，不写到内存)时可驱至高位。此外，与数据总线驱动器关连的写入驱动器屏蔽信息在该数据总线驱动器被组态成可写到内存时可驱至低位。然后，该写入驱动器屏蔽信息在写入操作期间可用来关闭(亦即，三态控制)与DDR I/O收发器区块112关连的选定I/O驱动器。这导致在双倍数据率(DDR)内存交易(例如，写入交易)期间可省电。 

除了与系统100有关的其它组件以外，内存客户端106可经由总线105连接至内存接口108，以便协助操作通讯。内存客户端106可组态成中央处理单元(CPU)核心、图形处理单元(GPU)核心、微控制器、及其部份或需要存取内存的任何适当结构。下文会详述内存客户端106(例如，处理器)与和系统有关的其它组件的接口。 

内存接口电路108经由总线109可被操作以耦合至DDR内存114。DDR内存114可包含可用于装置(例如，计算机、行动电话、数字音响播放器、手持装置、等等)的内存集成电路。对于与内存芯片及内存模块有关的特征，DDR内存114内的组件遵守JEDEC标准。DDR内存114可包含经由总线109接收传送自DDR I/O收发器区块112的数据/信息的DDR I/O收发器区块116。DDR I/O收发器区块116在输入处也可包 含电阻器端子结构。该等结构可组态为中点端子结构。中点端子结构在DDR I/O接收输入处可有助于改善写入操作在DDR内存交易期间的讯号完整性。这使得系统100的DDR内存交易有优于先前习知单倍数据率交易的改进，例如，藉由通过两次唧取而不增加时钟频率来达成几乎两倍的频宽。两次唧取可要求在给定时钟讯号的升缘及降缘传输数据。DDR I/O收发器区块116可经由总线111与内存单元(memory cell)118建立接口以便协助DDR内存114的操作。此类内存单元的组态为本技艺所习知。例如，内存单元118沿着横列(亦即，字符线(word lines))及直行(亦即，位线(bit lines))排列。该等内存单元的运作为可充电以产生1或0的电容集合。该等内存单元也可以8个位(1个字节)的记忆块为单位储存数据。 

图2的例示方块图显示内存接口电路系统200的另一具体实施例，其经组态成例如，藉由在DDR内存写入交易期间三态控制未使用数据字节可节省双倍数据率(DDR)内存交易期间的电力。该系统200可视需要在设备202中操作，例如膝上计算机、服务器、手持装置(例如，个人数字助理、行动电话、视讯播放器)、或任何适当设备。也可将系统200组态为设备202中的集成电路204。在此具体实施例中，除了与系统200有关的其它组件以外，内存客户端106可连接至DDR内存控制器210以协助操作通讯，。内存客户端106可组态为中央处理单元(CPU)核心、图形处理单元(GPU)核心、微控制器、及其部份或需要存取内存的任何适当结构。DDR内存控制器210包含经设计成可产生控制写入操作的写入驱动器屏蔽信息的多个数据总线驱动器。该写入驱动器屏蔽信息用来判断那些数据总线驱动器需要传送(亦即，写到内存)，以及那些数据总线驱动器不需要传送。DDR内存控制器210也判断要写入那些字节数值。因此，当DDR内存控制器210判断不经由选定数据总线驱动器来写入时，DDR内存控制器210则可产生可操作以屏蔽该等数据总线驱动器的写入驱动器屏蔽信息。因此，在操作时，与数据总线驱动器关连的写入驱动器屏蔽信息在该数据总线驱动器被屏蔽(亦即，不写到内存)时可驱至高位。此外，与数据总线驱动器关连的写入驱动器屏蔽信息在该数据总线驱动器被组态成可写到内存时可驱至低位。 

此外，在一具体实施例中，有助于系统200的节电特征的逻辑模 块120经组态成可位于DDR I/O收发器区块212内。在此具体实施例中，逻辑120为DDR I/O收发器区块212的部件，而不是DDR内存控制器210(如图1所示)。DDR I/O收发器区块212经由总线207接收来自DDR内存控制器210的输入控制信号。逻辑模块120可设计成可被操作以回应由DDR内存控制器210产生的写入驱动器屏蔽信息。该逻辑模块120也可组态成可致能系统200达成DDR写入操作期间的节电。例如，该逻辑可操作以在写入操作期间基于写入驱动器屏蔽信息来去能多个数据总线驱动器中的任一者。然后，该写入驱动器屏蔽信息可用来关闭(亦即，三态控制)与DDR I/O收发器区块212关连的选定I/O驱动器。这导致在双倍数据率(DDR)内存交易(例如，写入交易)期间可省电。当然，可将逻辑模块120组态成基于写入驱动器屏蔽信息在写入操作期间可致能数据总线驱动器中的任一者。此外，DDR I/O收发器区块212经由DDR总线209可被操作以耦合至DDR内存114。在说明图1时已描述DDR内存114的特征。 

图3显示用于实现内存接口电路系统的电路级描述的实施例，该内存接口电路系统可用来达成DDR内存交易期间的大幅节电。在此具体实施例中，系统300包含具有数个逻辑门120的内存控制器110，该等逻辑门120的输入端接收写入驱动器屏蔽信息，以及由与内存控制器110关连的缓存器区块311产生的三态数据(亦即，三态1)。缓存器区块311保存数据、选通、及写入驱动器屏蔽信息。该数据、选通及写入驱动器屏蔽信息可由内存控制器110来产生。内存控制器110可接受来自与内存客户端106(图1)关连的不同组件的请求。然后，内存控制器110判断那个组件可擦写内存以及何时可进行该读写。内存控制器110也判断是否要执行读取、写入、不操作、或自刷新(self refresh)。逻辑门120可接收由与内存控制器110关连的三态逻辑(图未显示)所产生的三态输入(亦即，三态1)。该三态逻辑与写入及读取有关。然后，逻辑门120产生三态讯号，例如作为数据总线驱动器330的输入的三态2。由逻辑门120输出的三态讯号在写入操作期间可致能数据总线驱动器330，以及在任何其它时候去能或三态控制数据总线驱动器330。在某些情形下，藉由在读取期间让数据总线驱动器330开通，数据总线驱动器330也可用来终止读取。该三态逻辑可组态成位在数 据总线驱动器330内或内存控制器内。逻辑门120经设计成可操作以回应写入驱动器屏蔽信息。逻辑门120可组态成由各自具有写入驱动器屏蔽信息作为输入的多个或门构成的或门结构。每个或门可具有耦合至各自数据总线驱动器330的输入端的输出端。因此，写入驱动器屏蔽信息与三态数据(亦即，三态1)的组合造成每个或门结构可产生作为各自数据总线驱动器330的输入端(亦即，三态2)的输出端。输入由逻辑门120(亦即，或门结构)产生的讯号(亦即，三态2)的每个数据总线驱动器330则可操作以在写入操作期间去能选定的多个数据总线驱动器330。写入驱动器屏蔽信息及三态信息可提供给每个数据总线驱动器330以便在数据总线驱动器330不写到内存时去能各自的数据总线驱动器330。相较于每个数据总线驱动器330在写入操作期间开通，这可提供一种方案使得控制器310能够选择那些数据总线驱动器330在写入操作期间去能。此外，具有与三态1数据结合的写入驱动器屏蔽信息有助于确保每个选定数据总线驱动器330在数据总线驱动器330去能时确实不耗电。这有助于减少整体系统300的耗电量。当然，可将逻辑门120组态成在写入操作期间可致能数据总线驱动器330中的任一者以便实现有助于节电的写入驱动器屏蔽信息。此外，可将逻辑门的其它组态组态成可包含NAND、XOR、XNOR门或任何其它等价组合逻辑的任何组合以便使用写入驱动器屏蔽信息实现在写入操作期间去能或致能数据总线驱动器的所欲目标来达成节电。 

DDR I/O收发器区块112可包含多个数据总线驱动器330、选通驱动器340及数据屏蔽驱动器350。在另一具体实施例中，DDR I/O收发器区块312可组态有逻辑门120，如图2所示。在操作时，可选择数据屏蔽驱动器350中的至少一者来接收写入驱动器屏蔽信息及产生输出。此外，至少一个数据屏蔽驱动器350的输入端可被操作以耦合至逻辑门120的输入端。此写入驱动器屏蔽信息在逻辑门120上操作以协助选择多个数据总线驱动器330中的那一些需要屏蔽。提供数据屏蔽驱动器350的输出以在内存输出数据时指示有没有写入驱动器屏蔽信息。该数据屏蔽输出送至DDR内存114，以通知它忽略(DM＝1)或写入(DM＝0)内存。此外，至少一选通驱动器340被组态成可以在写入操作的预定时钟间隔产生选通信号。该选通讯号用作时钟以锁存升缘及降缘上的 数据。由于具有与DDR DRAM关连的高速数据传输，因此，每个选通驱动器340可组态成登记正在时钟两缘上输入或输出的数据。每个选通驱动器340接收可由控制器110产生的选通讯号输入及三态输入。然后，选通驱动器的输出可用来作为DDR I/O接收区块316的输入。 

DDR I/O收发器区块116可由可被操作以各自耦合至多个数据总线驱动器330的多个DDR接收器360构成。数据选通驱动器340的输出端可被操作以耦合至多个选通接收器370的输入端。提供数个选通接收器370以藉由准确地接收与选通驱动器340关连的数据选通来协助DDR内存交易在高速数据传输期间的操作。数据屏蔽驱动器350的输出端可被操作以耦合至数据屏蔽接收器380的输入端。数据屏蔽接收器350经组态成可接收由数据屏蔽驱动器350所输出的数据写入驱动器屏蔽信息，其指示在内存输出数据时有没有写入驱动器屏蔽信息。多个DDR接收器360、选通接收器370及数据屏蔽接收器380中的每一个具有组态成包括至少一上拉电阻器及至少一下拉电阻器的输入端以产生中点端子结构。藉由排除在目的地的电波(反射否则可能造成干扰)，使得此类中点端子结构有助于改善总线线路在操作期间的讯号完整性。尽管与每个驱动器及接收器关连的总线线路为16位宽的总线，然而也可考虑较大尺寸的总线，例如32位及64位宽的总线。 

现在请参考图4，其描述一种基于DDR写入操作来控制内存中的数据字节的方法。在一具体实施例中，于操作步骤402中，若需要，DDR内存控制器(110、210)可经组态以判断何时需要DDR写入操作。此外，在操作步骤404中，若需要，可将DDR内存控制器(110、210)组态成可判断那些字节要屏蔽。在操作步骤406中，基于字节屏蔽设定(byte mask setting)，DDR内存控制器110在写入操作期间可去能多个DDR数据总线驱动器以回应写入驱动器屏蔽信息(亦即，字节屏蔽设定)。如前述，也可经由组合门逻辑(combinatorial gate logic)将逻辑门组态成可操作写入驱动器屏蔽信息以判断多个DDR数据总线驱动器中那些要去能及/或致能。例如，考虑如图3所示的电路组态。内存控制器11O可接收来自与内存客户端106(图1)关连的至少一组件的请求以写到内存。该请求可导致内存控制器110判定需要写入操作。在此实施例中，内存控制器110可判定该写入操作需要在数据总线驱动器 330、331及332上操作。在数据总线驱动器330、331及332上操作表示在写入操作期间打开数据总线驱动器330及331，以及关掉数据总线驱动器332。在此情况下，内存控制器110可决定送出“110”的字节屏蔽设定。因此，内存控制器110内的逻辑门120可在数据总线驱动器330、331、332上操作以回应“110”的字节屏蔽设定。因此，基于“110”的字节屏蔽设定，在写入操作期间打开数据总线驱动器330、331同时选择性地去能数据总线驱动器332。选定数据总线驱动器在写入操作期间去能导致系统300减少它的耗电量。 

图5以流程图的形式显示用以控制内存中的数据字节的另一方法。在一具体实施例中，于操作步骤502中，若需要，可将内存控制器组态成可判断何时需要写入操作。在操作步骤504中，基于字节屏蔽设定，该内存控制器在写入操作期间可去能多个数据总线驱动器以回应写入驱动器屏蔽信息(亦即，字节屏蔽设定)。该写入驱动器屏蔽信息可透过总线传送以去能数据总线驱动器，从而导致系统可减少耗电量。例如，再度考虑如图3所示的电路组态。内存控制器110可接收来自与内存客户端106(图1)关连的至少一组件的请求以写到内存。该请求可导致内存控制器110判定为需要写入操作。在此情况下，内存控制器110可决定送出“110”的字节屏蔽设定，这意味在写入操作期间打开数据总线驱动器330及331，以及关掉数据总线驱动器332。因此，回应“110”的字节屏蔽设定，在写入操作期间打开数据总线驱动器330及331同时选择性地去能数据总线驱动器332。选定数据总线驱动器在写入操作期间去能导致系统300可减少耗电量。 

请参考图6，进一步描述可用来实现本发明的例示装置600。再次参考图1至3，装置600或类似装置可用来实现，例如，一个或多个系统100、200，接着可用来实现，例如，内存接口电路300。无论如何，装置600都包含耦合至计算机可读取媒体604的处理器602(例如，内存客户端106、206)。接着，计算机可读取媒体604包含经储存的可执行指令616与数据618。在一具体实施例中，处理器602可包含一个或多个处理装置，例如微处理器、微控制器、数字讯号处理器、或其组合，其能够执行储存的指令616及操作储存的数据618。同样，计算机可读取媒体604可包含一个或多个装置，例如CDROM、RAM、其它形式 的ROM、硬盘、分散内存、等等。显示于图6的处理器及储存配置种类为本技艺一般技术人员所习知。在此具体实施例中，此处描述于系统100、200中的处理技术是在计算机可读取媒体604内实现成为可执行指令与数据的组合。 

在一具体实施例中，装置600可包含一个或更多个使用者输入装置606、显示器608、周边接口610、其它输出装置612及网络接口614，它们皆与处理器602通讯。使用者输入装置606可包含用以提供使用者输入至处理器602的任何机构。例如，使用者输入装置606可包含键盘、鼠标、触控屏幕、麦克风及适当的语音辨识应用或任何其它构件，藉此装置600的使用者可提供输入数据给处理器602。显示器608可包含习知显示器机构，例如阴极射线管(CRT)、平板显示器、或本技艺一般技术人员习知的任何其它显示器机构。周边接口610可包含与各种周边装置通讯所需的必要硬件、韧体及/或软件，例如媒体驱动器(例如，磁盘或光盘驱动器)或与实时技术一起使用的任何其它输入源。同样地，其它的输出装置612可视需要包含类似的媒体驱动机构以及能够提供信息给装置600的使用者的其它装置，例如喇叭、LED、触觉输出、等等。最后，如本技艺所习知，网络接口614可包含硬件、韧体及/或软件让处理器602可经由有线或无线网络与其它的装置通讯。 

尽管已将装置600描述为用以实现描述于本文的技术的具体实施例，本技艺一般技术人员应了解可使用其它同样功能的技术。例如，如本技艺所习知，以可执行指令实现的功能中的一些或所有可用韧体及/或硬件装置来实现，例如特殊应用集成电路(ASIC)、可编程逻辑数组、状态机、等等。另外，装置600的其它实作可包含多于或少于附图标记的组件。例如，当用来实现系统100、200时，装置600可不含显示器608或使用者输入606。再者，本技艺一般技术人员会了解此方式可使用许多变体。 

如上述，除了其它的优点以外，本发明提供消耗电力少于使用双倍数据率(DDR)内存的习知内存接口电路及系统的内存接口电路、方法及系统。藉由判断那些字节实际需要传送以及那些字节不需要传送，该内存接口电路可减少在DDR写入操作时的耗电量。因此，利用写入驱动器屏蔽信息与三态数据/电路以关闭(亦即，三态控制)与DDR I/O收 发器关连的选定I/O驱动器，使得该内存接口电路消耗的电力少于习知内存接口电路、方法及系统。本技艺一般技术人员应可了解本发明其它的优点。 

此外，已知集成电路设计系统(例如，工作站)制作集成电路是基于储存于计算机可读取内存的可执行信息，例如但不限于CDROM、RAM、其它形式的ROM、硬盘、分散内存、等等。该信息可包含表示(例如，编译或以其它方式表示)任何适当语言的数据，例如但不限于硬件描述语言或其它适当的语言。因此，描述于本文的电路及/或模块也可由此类系统制作成集成电路。例如，集成电路的制作可用储存于计算机可读取媒体的信息，在执行该信息时可使得集成电路设计系统产生包含多个数据总线驱动器与经设计成可被操作以回应写入驱动器屏蔽信息的逻辑的内存接口电路。该等总线驱动器经设计成可回应写入操作。也可将该逻辑设计成在写入操作期间基于写入驱动器屏蔽信息可去能多个数据总线驱动器中的任一者。也可适当地生产具有执行描述于本文的其它操作的电路及/或模块的集成电路。 

尽管本揭示内容包含特定的实施例，然而应了解本揭示内容不受限于该等实施例。在阅读附图、本专利说明书及以下的权利要求后，熟谙此艺者可想出许多修改、变化、变体、替代及等价而不脱离本揭示内容的精神及范畴。 

Claims (18)

1.一种内存接口电路，包括：

逻辑，经设计成可操作地回应写入驱动器屏蔽信息以及在写入操作期间基于该写入驱动器屏蔽信息来去能多个数据总线驱动器中的任一者。

2.如权利要求1的所述的内存接口电路，其中该等数据总线驱动器经设计成可回应一写入操作。

3.如权利要求1所述的内存接口电路，进一步包括：

至少一选通驱动器，经组态成以该写入操作的预定时钟间隔而产生选通信号；以及

至少一数据屏蔽驱动器，经组态成可接收该写入驱动器屏蔽信息以及产生判断那些数据字节要屏蔽的输出，其中该至少一数据屏蔽驱动器可被操作以耦合至该逻辑，该逻辑能够选择该等数据总线驱动器的至少一个中的任一者。

4.一种设备，包括如权利要求1所述的内存接口电路。

5.如权利要求1的内存接口电路，其中该逻辑包含由多个或门构成的或门结构，该等或门各自具有回应写入驱动器屏蔽信息的输入端与各自耦合至总线驱动器的输出端。

6.一种控制内存中的数据字节的方法，包括：

回应双倍数据率(DDR)写入操作，基于一预定字节屏蔽设定，在该写入操作期间去能多个DDR总线驱动器中的至少一个对应DDR总线驱动器，以减少耗电量。

7.一种控制内存中的数据字节的方法，包括：

回应写入操作，在该写入操作期间去能多个数据总线驱动器以回应写入驱动器屏蔽信息；以及

透过总线送出该写入驱动器屏蔽信息同时去能该等数据总线驱动器，以减少耗电量。

8.如权利要求7所述的方法，进一步包括：

以该写入操作的预定时钟间隔产生选通信号；以及

判断在该写入操作时需要屏蔽的数据字节。

9.一种用于建立内存接口的系统，包括：

双倍数据率(DDR)接口，包括：

经设计成可回应写入操作的多个数据总线驱动器，以及

经设计成可被操作以回应写入驱动器屏蔽信息的逻辑，该逻辑可操作以在该写入操作期间基于该写入驱动器屏蔽信息来去能该等数据总线驱动器中的被选定者；以及

DDR内存，包括：

可操作以耦合至该等数据总线驱动器的多个DDR接收器，该等DDR接收器各有经组态成具有至少一个上拉电阻器及至少一个下拉电阻器的输入端以产生中点端子结构。

10.如权利要求9所述的系统，进一步包括：

至少一选通驱动器，经组态成以该写入操作的预定时钟间隔而产生选通信号；以及

至少一个数据屏蔽驱动器，经组态成可接收该写入驱动器屏蔽信息以及产生判断那些数据字节要屏蔽的输出，其中该至少一个数据屏蔽驱动器可被操作以耦合至该逻辑，该逻辑能够选择该等数据总线驱动器的至少一个中的任一者。

11.如权利要求9所述的系统，其中该DDR内存控制器可被操作以判断是否需要该写入操作。

12.如权利要求9所述的系统，其中该中点端子结构造成每个该等DDR接收器中的对应者在没有写入操作下被拉高，及/或该中点端子结构造成每个该等DDR接收器中的对应者在写入操作期间被拉低。

13.如权利要求第9项的系统，其中该逻辑包含多个或门的或门结构，该等或门各自具有回应写入驱动器屏蔽信息的输入端与各自耦合至总线驱动器的输出端。

14.一种用于控制内存中的数据字节的设备，包括：

处理器；以及

具有可执行指令已储存于其上的计算机可读取媒体，当该处理器执行该等可执行指令时，造成该处理器可：

判断是否需要写入操作；

在该写入操作期间去能多个数据总线驱动器以回应写入驱动器屏蔽信息；以及

透过总线来送出该写入驱动器屏蔽信息同时去能该等数据总线驱动器，以减少耗电量。

15.如权利要求14所述的设备，其中该处理器可读取媒体更包含可执行指令，在该处理器执行该等可执行指令时，造成该处理器可：

以该写入操作的预定时钟间隔产生选通信号；以及

判断那些数据字节需要在该写入操作时屏蔽。

16.一种用于控制内存中的数据字节的设备，包括：

处理器；以及

具有可执行指令已储存于其上的计算机可读取媒体，当该处理器执行该等可执行指令时，造成该处理器可：

判断是否需要双倍数据率(DDR)写入操作；以及

根据预定字节屏蔽设定，在该写入操作期间去能对应DDR总线驱动器，以减少耗电量。

17.一种具有可执行指令已储存于其上的计算机可读取媒体，当处理器执行该等可执行指令时，造成该处理器可：

回应双倍数据率(DDR)写入操作，基于预定字节屏蔽设定，在该写入操作期间去能多个DDR总线驱动器中的至少一个对应DDR总线驱动器，以减少耗电量。

18.如权利要求17所述的计算机可读取媒体，其中该等指令经组态成硬件描述语言。

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