CN102262547A - 场可编程门阵列加载方法和装置 - Google Patents

Abstract

本发明公开了一种FPGA加载方法和装置，方法包括：处理器将压缩后的配置文件传送给CPLD；CPLD将压缩后的配置文件还原后产生相应的配置时钟以及配置控制信号线，以完成FPGA的加载。本发明采用文件压缩的方法传送FPGA的配置文件，解决了配置文件较大带来的单板启动时间较长的问题，进而达到了单板快速启动的效果。

Description

场可编程门阵列加载方法和装置

技术领域

本发明涉及FPGA(Field Programmable Gate Array，场可编程门阵列)领域，具体而言，涉及一种FPGA加载方法和装置。

背景技术

在实际应用中，FPGA经常和处理器(比如DSP(Digital SignalProcessor，数字信号处理器))一起使用，为了加载FPGA的灵活性以及硬件成本的经济性，FPGA往往采用Slave SelectMAP(被动加载)方式加载。处理器通过CPLD(Complex Programmable LogicDevice，复杂可编程逻辑装置)加载FPGA的系统连接示意图如图1所示。在该加载方式下，由外部器件为FPGA提高配置时钟，一般的加载流程如下：

首先是由处理器在上电复位后，从非易失性存储器读取FPGA的配置数据，或通过某些接口，比如EMAC(Ethernet Media AccessController，以太网媒体访问控制器)接口，从其他单板或系统下载FPGA的配置数据，并将之暂存于处理器的外接SRAM(Static RAM，静态RAM)中；然后处理器通过local bus(局域总线)或其他形式总线，将配置数据顺序写入CPLD，并由CPLD产生相应的配置时钟以及配置控制信号线，完成FPGA的被动加载。

随着FPGA技术的快速发展，FPGA集成的逻辑资源越来越多，随之而来的是FPGA的配置文件越来越大，以Xilinx公司的Virtex-5系列的XC5VLX155T为例，其配置文件为5380288字节，而Virtex-6系列的XC6VLX240T配置文件为9232444字节。可以预见，随着技术发展，以后高端FPGA配置文件会更大，不久的将来，即可能出现配置文件高达几十MB的FPGA。

发明人发现，配置文件的增大，直接导致FPGA加载时间的大量增加，从而使得单板启动时间大大增加。

发明内容

本发明的主要目的在于提供一种FPGA加载方法和装置，以至少解决上述的单板启动时间较长的问题。

根据本发明的一个方面，提供了一种FPGA加载方法，包括：处理器将压缩后的配置文件传送给CPLD；CPLD将压缩后的配置文件还原后产生相应的配置时钟以及配置控制信号线，以完成FPGA的加载。

根据本发明的另一方面，提供了一种FPGA加载装置，包括处理器和CPLD；处理器用于将压缩后的配置文件压缩后传送给CPLD；CPLD用于将压缩后的配置文件还原后产生相应的配置时钟以及配置控制信号线，以完成FPGA的加载。

本发明的FPGA加载方法和装置，采用文件压缩的方法传送FPGA的配置文件，解决了配置文件较大带来的单板启动时间较长的问题，进而达到了单板快速启动的效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据相关技术的处理器通过CPLD加载FPGA器件连接示意图；

图2是根据本发明实施例的FPGA加载方法的流程图；

图3是根据本发明优选实施例的FPGA配置文件格式转变示意图；

图4是根据本发明优选实施例的处理器加载连续若干个字节数据时的流程图；

图5是根据本发明优选实施例的CPLD加载连续若干个字节数据时的流程图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

处理器通过CPLD加载FPGA，FPGA采用Slave SelectMAP方式加载。本发明的实施例以此为基础予以实施。

图2是根据本发明实施例的FPGA加载方法的流程图，包括以下步骤：

步骤S10，处理器将压缩后的配置文件传送给CPLD；

步骤S20，CPLD将压缩后的配置文件还原后产生相应的配置时钟以及配置控制信号线，以完成FPGA的加载。

相关技术中将FPGA的配置文件直接传送给CPLD，而该实施例的FPGA加载方法，采用文件压缩的方法传送FPGA的配置文件，解决了配置文件较大带来的单板启动时间较长的问题，进而达到了单板快速启动的效果。

优选地，步骤S10包括：

预先将原始的配置文件压缩，处理器获取压缩过的配置文件，并传送给CPLD；或者

处理器获取原始的配置文件，处理器将原始的配置文件压缩，并传送给CPLD。

预先压缩可以减轻处理器负担，因此能进一步缩短启动时间。而处理器实时压缩，则可以保持对各种格式配置文件的兼容性。

优选地，将原始的配置文件压缩包括：配置文件中的连续字节满足条件：连续字节的个数超过设定数，且连续字节的值均相同；用连续字节的个数和同一值代替连续字节。

该压缩方法算法简单，运算快，而且对FPGA配置文件压缩率较高。

发明人通过仔细研究各种类型的FPGA配置文件，发现FPGA的配置数据中经常有大量的连续相同的值，比如连续1000个0x00。以某单板上一个型号的FPGA为例，其代码中0x00的连续个数超过512的就有271处之多，最多一处为连续2428942个字节的0x00。

因此本发明的优选实施例由处理器统计某个数值连续的个数，然后将该数值和连续的个数N告诉CPLD，CPLD保持配置数据不变，并自动产生N个周期的配置时钟，即完成了N个配置数据的加载。

优选地，预先将原始的配置文件压缩，处理器获取压缩过的配置文件包括：在压缩后的配置文件的最前面中设置索引表，索引表中描述连续字节的个数和同一值；处理器通过解析索引表确定连续字节的个数和同一值。

提前将配置文件统计好，并按照一定格式将某处数据连续的情况表达出来，同时删除原来的数据，这样的本质是对原始配置文件进行了压缩。这可以减少处理器统计配置文件中数据连续情况的时间。另外，这使得配置文件减小，减少了对存储空间的占用。配置文件结构改变，可以自定义，相当于对配置文件进行了加密，有利于保护单板上FPGA程序不被别人窃取。优选地，压缩后的配置文件最前面是文件头；然后是索引表，索引表中对配置数据连续个数超过一定值的情况进行了描述，最后是数据，该处数据是去除了索引表中描述部分之外的配置数据。

图3是根据本发明优选实施例的FPGA配置文件格式转变示意图，左边的FPGA1.bin表示原始的FPGA配置文件，文件格式的转变有两个分支：

分支一：FPGA1.bin中数据连续个数很少时，走图3中右上的分支，即不对数据进行压缩，仅在原始数据的最前面增加一个标记(图中用0x00000000进行标记)，在这种情况下，所有的配置数据都是通过直接加载到FPGA的；

分支二：当配置文件中数据连续个数较多时，就走右下的分支，即对数据进行压缩，压缩后的格式为：首行是压缩的标记(即图中的0xffffffff)；第2行的Y是表示原始文件中有Y处的数据连续个数大于Nmax；然后是索引表，索引表对原始文件中数据连续个数超过Nmax的情况进行了描述；最后是原始文件中数据连续个数不超过Nmax的数据区。

索引表中有Y个元素，每个元素分别有3个数值，分别代表每处的配置数据(CfgData[i])，配置数据连续个数(DataN[i])，连续配置数据的首字节在FPGA1.bin中的位置(DataIndex[i])。索引表中的数据需要按照优化方式加载到FPGA。

转变格式后的文件最后部分是数据连续个数不超过Nmax的数据区，该部分数据是直接加载，即处理器将一个字节的配置数据写入CPLD，CPLD即自动产生一个周期的配置时钟，完成一个数据的加载。

将原始的FPGA配置文件(bin格式)进行压缩，假设压缩之前配置文件用FPGA1.bin表示，压缩之后的文件用FPGA01.bin表示，压缩规则如下：

1.首先统计FPGA1.bin中配置数据连续的个数超过Nmax(一个常数)的情况，统计内容包括：配置数据连续的个数超过Nmax有多少处，这里用Y(32bits整数)表示；并且每处的配置数据用CfgData[i]表示，配置数据连续个数用DataN[i]表示，连续配置数据的首字节在FPGA1.bin中的位置用DataIndex[i]表示，其中i＝1，2，3...Y；

2.若的值不大于配置数据总个数的f％(百分比)，则将0x00000000当做FPGA01.bin最前的4个字节写入，然后将FPGA1.bin中数据顺序写入FPGA01.bin中；

3.如果

的值大于或等于配置数据总个数的f％(百分比)，则将0xffffffff当做FPGA01.bin最前的4个字节写入，将Y当做FPGA01.bin中的第5到第8个字节写入；然后在FPGA01.bin中添加索引表，即将CfgData[i]，DataN[i]，DataIndex[i]顺序写入FPGA01.bin中，其中i＝1，2，3...Y；最后将FPGA1.bin中的数据，除了连续配置数据个数超过Nmax的数据之外，顺序写入FPGA01.bin中；

同时，按照上述方法，对FPGA配置数据bin文件修改后，可以使得配置文件比以前小很多，有利于节省处理器的存储空间。另外，由于配置文件格式可以自定义，也有利于保护单板上FPGA程序不被别人窃取。

优选地，处理器将连续字节的个数和同一值传送给CPLD，其包括：处理器首先对CPLD的第二寄存器写入第一标志值(例如1)，即通知CPLD进入优化加载模式；处理器然后将同一值写入CPLD的数据寄存器，将连续字节的个数写入CPLD的第一寄存器；处理器最后对CPLD的第三寄存器写入第二标志值(例如1)，即要求CPLD按照优化方式开始加载。这实现了对压缩数据的传送。

优选地，在上述的方法中，CPLD将压缩后的配置文件还原包括：CPLD读取第三寄存器，判断该寄存器的值是否为第二标志值(例如1)，如果是就采用优化方式加载，并进入下一步；CPLD读取数据寄存器的值x和第一寄存器的值n；CPLD根据第一寄存器的值n，产生n个周期的配置时钟，完成n个字节的值x的加载；这实现了对压缩数据的还原和加载。

优选地，在上述的方法中，CPLD将压缩后的配置文件还原还包括：CPLD将第二寄存器和第三寄存器清空。这实现了CPLD状态的恢复，即自动恢复到常规加载模式。

优选地，在上述的方法中，将原始的配置文件压缩还包括：保持配置文件中不满足条件的字节不变；处理器将压缩后的配置文件传送给CPLD包括：处理器将保持不变的字节直接写入CPLD的数据寄存器；处理器对CPLD的第三寄存器写入第三标志值(例如0)，即要求CPLD按照常规不压缩的方式开始加载。这实现了对不压缩数据的传送。

优选地，在上述的方法中，CPLD将压缩后的配置文件还原包括：CPLD读取到第二寄存器为第三标志值；CPLD直接读取数据寄存器的值，并产生相应的配置时钟以及配置控制信号线；CPLD将第二寄存器清空。这实现了CPLD状态的恢复。

需要指出的是，上述的第一、第二、第三标志值可以是1或者0，只要预先定义了其含义即可。

上述优选实施例在现有技术的基础上容易实现。

本发明的上实施例提供了一种FPGA加载装置，包括处理器和CPLD；处理器用于将压缩后的配置文件压缩后传送给CPLD；CPLD用于将压缩后的配置文件还原后产生相应的配置时钟以及配置控制信号线，以完成FPGA的加载。

下面描述的一个优选实施例，综合了上述实施例的技术方案。

控制FPGA加载的CPLD寄存器主要有两个：

一个是配置数据寄存器FPGA_CFGDATA_REG(数据寄存器)，处理器将每个配置数据顺序写入该寄存器，CPLD在接收到一个完整配置数据后，适当延时若干个工作时钟周期后，自动产生一个周期的配置时钟，然后该寄存器的值在配置时钟的上升沿写入FPGA。即直接加载时，处理器每向CPLD的配置数据寄存器写入一个字节的配置数据，CPLD即自动产生一个周期的配置时钟，完成一个字节的加载。

另一个寄存器是配置控制寄存器FPGA_CFG_REG，该寄存器有5个bits，定义如下表所示。

表1FPGA_CFG_REG位段定义

Bit 4	FPGA_CFGDONE	FPGA配置完成指示
			Bit 3	FPGA_CFGCS	FPGA的CS
Bit 2	FPGA_CFGCLK	FPGA配置时钟
			Bit 1	FPGA_CFGINIT	FPGA的INIT
Bit 0	FPGA_CFGPROG	FPGA的PROG

在FPGA加载期间，由于处理器需持续访问配置数据寄存器FPGA_CFGDATA_REG，所以CPLD可以寄存其地址，仅需要处理器在第一次访问该寄存器时提供地址，以后访问该寄存器时，仅写入数据即可。

为支持优选实施例的加载FPGA，在原来的两个寄存器基础上，需要在CPLD中另外增加3个寄存器：

CfgClkMode(用于实现第二寄存器)：1bit寄存器，CfgClkMode为1(第一标志值)时，表示CPLD要采用优化方式加载连续N个配置数据。CfgClkMode为0(第三标志值)时，表示CPLD要采用直接加载配置数据；

CFGDATA_COUNT_REG(第一寄存器)：该寄存器为24bits，用于存储某个配置数据连续的个数N，由处理器通过总线对其赋值，每当CPLD控制FPGA加载了一个字节的数据，该寄存器值就减1，直至减少至0，表示N个配置数据加载完毕。

CFG_OPT_on(第三寄存器)：1bit寄存器，CFG_OPT_on为1(第二标志值)，表示处理器已经将配置数据以及配置数据连续个数N写入CPLD，并要求CPLD开始采用优化方式加载连续N个的配置数据；当CPLD完成这N个连续数据的加载后，将CFG_OPT_on和CfgClkMode清零。

图4是根据本发明优选实施例的处理器加载连续若干个字节数据时的流程图，包括：

步骤S402，处理器读取配置文件索引表中某个节点，获得某处连续配置数据的数据CfgData，数据连续个数DataN，以及在原始配置文件中的位置DataIndex；

步骤S404，处理器向CPLD寄存器CfgClkMode写入1，进入优化模式；

步骤S406，将CfgData写入CPLD寄存器FPGA_CFGDATA_REG，将DataN写入CPLD寄存器CFGDATA_COUNT_REG；

步骤S408，处理器向CPLD寄存器CFG_OPT_on写入1，使得CPLD开始启动DataN个连续配置数据的加载；

步骤S410，处理器查询CPLD寄存器CFG_OPT_on是否为0，若不为0，则等待，若为0，则进入步骤S412，DataN个连续配置数据的加载完成。

图5是根据本发明优选实施例的CPLD加载连续若干个字节数据时的流程图，包括：

步骤S502，CPLD开始加载连续若干个或一个配置数据；

步骤S504，CPLD检测CfgClkMode是否为1；

步骤S506，若CfgClkMode为0，则以常规方式加载，在寄存器FPGA_CFGDATA_REG接收到一个完整配置数据后，自动产生一个周期的配置时钟。

步骤S508，若CfgClkMode为1，则进入优化加载模式；

步骤S510，保持FPGA_CFGDATA_REG不变；

步骤S512，判断CFGDATA_COUNT_REG＝0？

步骤S514，若不为0，则在CPLD工作时钟上升沿，将配置时钟翻转，并将CFGDATA_COUNT_REG的值减1，回到步骤S512；

步骤S516，执行完毕，则根据CFGDATA_COUNT_REG的值DataN，产生DataN个周期的配置时钟，然后将CFG_OPT_on和CfgClkMode清零。

在本实施例中，以常规方式加载时，只需要两个寄存器，即配置数据寄存器FPGA_CFGDATA_REG和配置控制寄存器FPGA_CFG_REG；当用优化方式加载时，在这两个寄存器基础上，增加3个寄存器，前两个寄存器仍然要用的，图5中S514“将配置时钟翻转”，配置时钟就是对应配置控制寄存器FPGA_CFG_REG的Bit 2，其实就是该寄存器的Bit 2翻转。

从以上的描述中，可以看出，本发明的上述实施例实现了如下技术效果：

1、大幅度提高FPGA加载速度，缩短了单板启动时间。

2、使得配置文件减小，减少了对存储空间的占用。

3、配置文件结构改变，可以自定义，相当于对配置文件进行了加密，有利于保护单板上FPGA程序不被别人窃取。

4、不改变硬件设计，通用性强。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种场可编程门阵列FPGA加载方法，其特征在于，包括：

处理器将压缩后的配置文件传送给复杂可编程逻辑装置CPLD；

所述CPLD将所述压缩后的配置文件还原后产生相应的配置时钟以及配置控制信号线，以完成所述FPGA的加载。

2.根据权利要求1所述的方法，其特征在于，处理器将压缩后的配置文件传送给CPLD包括：

预先将原始的所述配置文件压缩，所述处理器获取所述压缩过的配置文件，并传送给所述CPLD；或者

所述处理器获取原始的所述配置文件，所述处理器将原始的所述配置文件压缩，并传送给所述CPLD。

3.根据权利要求2所述的方法，其特征在于，将原始的所述配置文件压缩包括：

所述配置文件中的连续字节满足条件：所述连续字节的个数超过设定数，且所述连续字节的值均相同；

用所述连续字节的个数和所述同一值代替所述连续字节。

4.根据权利要求3所述的方法，其特征在于，预先将原始的所述配置文件压缩，所述处理器获取所述压缩过的配置文件包括：

在压缩后的所述配置文件的最前面中设置索引表，所述索引表中描述所述连续字节的个数和所述同一值；

所述处理器通过解析所述索引表确定所述连续字节的个数和所述同一值。

5.根据权利要求3所述的方法，其特征在于，处理器将压缩后的配置文件传送给CPLD包括：所述处理器将所述连续字节的个数和所述同一值传送给所述CPLD，其包括：

所述处理器对所述CPLD的第二寄存器写入第一标志值；

所述处理器将所述同一值写入所述CPLD的数据寄存器，将所述连续字节的个数写入所述CPLD的第一寄存器；

所述处理器在将所述同一值写入所述CPLD的数据寄存器，将所述连续字节的个数写入所述CPLD的第一寄存器之后，对所述CPLD的第三寄存器写入第二标志值。

6.根据权利要求5所述的方法，其特征在于，所述CPLD将所述压缩后的配置文件还原包括：

所述CPLD读取到所述第三寄存器为所述第二标志值；

所述CPLD读取所述数据寄存器的值x和所述第一寄存器的值n；

所述CPLD将x和n还原成连续字节n个x；

所述CPLD将所述还原的连续字节n个x产生所述相应的配置时钟以及配置控制信号线。

7.根据权利要求6所述的方法，其特征在于，所述CPLD将所述压缩后的配置文件还原还包括：

所述CPLD将所述第二寄存器和所述第三寄存器清空。

8.根据权利要求3所述的方法，其特征在于，将原始的所述配置文件压缩还包括：

保持所述配置文件中不满足所述条件的字节不变；

处理器将压缩后的配置文件传送给CPLD包括：所述处理器将保持不变的字节直接写入所述CPLD的数据寄存器；

所述处理器对所述CPLD的第二寄存器写入第三标志值。

9.根据权利要求8所述的方法，其特征在于，所述CPLD将所述压缩后的配置文件还原包括：

所述CPLD读取到所述第二寄存器为所述第三标志值；

所述CPLD直接读取所述数据寄存器的值，并产生所述相应的配置时钟以及配置控制信号线；

所述CPLD将所述第二寄存器清空。

10.一种FPGA加载装置，其特征在于，包括处理器和CPLD；所述处理器用于将压缩后的配置文件压缩后传送给CPLD；所述CPLD用于将所述压缩后的配置文件还原后产生相应的配置时钟以及配置控制信号线，以完成所述FPGA的加载。

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