CN103729222B - 一种配置文件的加载装置与方法 - Google Patents

一种配置文件的加载装置与方法 Download PDF

Info

Publication number
CN103729222B
CN103729222B CN201310745279.1A CN201310745279A CN103729222B CN 103729222 B CN103729222 B CN 103729222B CN 201310745279 A CN201310745279 A CN 201310745279A CN 103729222 B CN103729222 B CN 103729222B
Authority
CN
China
Prior art keywords
mcu
configuration file
fpga chip
pcie link
indication signal
Prior art date
Application number
CN201310745279.1A
Other languages
English (en)
Other versions
CN103729222A (zh
Inventor
赵剑
冯亮
刘艳雷
Original Assignee
大唐移动通信设备有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大唐移动通信设备有限公司 filed Critical 大唐移动通信设备有限公司
Priority to CN201310745279.1A priority Critical patent/CN103729222B/zh
Publication of CN103729222A publication Critical patent/CN103729222A/zh
Application granted granted Critical
Publication of CN103729222B publication Critical patent/CN103729222B/zh

Links

Abstract

本申请提供了一种配置文件的加载装置与方法,该装置包括:微处理单元现场可编程门阵列FPGA芯片和微处理单元MCU,其中,FPGA芯片用于在对FPGA芯片进行上电之后,建立MCU和FPGA芯片之间的PCIe链路,以便通过PCIe链路加载配置文件;在PCIe链路建立失败的情况下,触发MCU复位;通过MCU和FPGA芯片之间的数据总线从MCU获取配置文件,并加载配置文件。本申请能够提高加载配置文件的效率。

Description

一种配置文件的加载装置与方法
技术领域
[0001] 本申请涉及电路领域,特别是涉及一种配置文件的加载装置与方法。
背景技术
[0002] 目前,对于包含现场可编程门阵列(Field - Programmable Gate Array,FPGA)芯 片的多处理器板卡,可以通过快速外设组件互联标准(Peripheral Component Interconnection Express,PCI Express,PCIe)通道对FPGA芯片进行配置文件的加载(比 特bit文件的加载)。
[0003] 图1示出了为一种包含FPGA芯片的多处理器板卡,该板卡包括微控制单元(Micro Control Unit,MCU)、FPGA芯片和串行外围设备接口闪存(serial peripheral interface flash,SPI flash)。如果选择使用PCIe链路(PCIe link)进行配置文件的加载,FPGA芯片需 要先通过SPI flash加载一个只包含PCIe link的小bit文件,即,通过SPI flash加载部分 配置文件,然后,在与处理器(例如,MCU)建立PCIe link之后,再通过PCIe链路加载剩下的 bit文件(即,剩余的配置文件)。
[0004] 由于PCIe链路在上电100ms之内必须建立链接(link),PCIe链路容易受到系统进 程失效和/或SPI flash加载文件损坏的影响,当出现这些情况时,板卡功能会失效。在板卡 通过PCIe加载配置文件失败之后,目前的解决方式是对板卡进行复位,重新开始加载流程; 如果SPI flash加载文件损坏导致配置文件加载失败,则只能对板卡进行返厂维修。
发明内容
[0005] 本申请所要解决的技术问题是提供一种配置文件的加载装置与方法,能够提高加 载配置文件的效率。
[0006] 为了解决上述问题,本申请公开了一种配置文件的加载装置,包括:微处理单元现 场可编程门阵列FPGA芯片和微处理单元MCU,其中,FPGA芯片用于在对FPGA芯片进行上电之 后,建立Μ⑶和FPGA芯片之间的PCIe链路,以便通过PCIe链路加载配置文件;在PCIe链路建 立失败的情况下,触发MCU复位;通过Μ⑶和FPGA芯片之间的数据总线从MCU获取配置文件, 并加载配置文件。
[0007] 优选地,FPGA芯片还用于在PCIe链路建立失败的情况下,向MCU发送低电平的第一 指示信号,其中,第一指示信号用于触发MCU复位。
[0008] 优选地,上述装置还包括:三态芯片,其中,三态芯片的输出端与FPGA芯片的模式 配置管脚相连,三态芯片的输入为第一指示信号,当第一指示信号为低电平时,模式配置管 脚的值为第一预定值;FPGA芯片用于在模式配置管脚的值为第一预定值的情况下,通过MCU 和FPGA芯片之间的数据总线获取配置文件。
[0009] 优选地,FPGA芯片还用于在PCIe链路建立成功的情况下,向MCU发送高电平的第一 指示信号。
[0010]优选地,上述装置还包括:三态芯片,其中,三态芯片的输出端与FPGA芯片的模式 配置管脚相连,三态芯片的输入为第一指示信号,当第一指示信号为高电平时,模式配置管 脚的值为第二预定值;FPGA芯片用于在模式配置管脚的值为第二预定值的情况下,通过 PCI e链路获取配置文件。
[0011] 优选地,第一指示信号是Μ⑶的通电复位P0R管脚的P0R信号。
[0012] 为了解决上述问题,本申请公开了一种配置文件的加载方法,包括:在对现场可编 程门阵列FPGA芯片进行上电之后,建立微处理单元MCU和FPGA芯片之间的PCIe链路,以便通 过PCIe链路加载配置文件;在PCIe链路建立失败的情况下,触发MCU复位;通过MCU和FPGA芯 片之间的数据总线从MCU获取配置文件,并加载配置文件。
[0013] 优选地,在PCIe链路建立失败的情况下,触发MCU复位,包括:在PCIe链路建立失败 的情况下,向MCU发送低电平的第一指示信号,第一指示信号用于触发MCU复位。
[0014] 优选地,通过MCU和FPGA芯片之间的数据总线从MCU获取配置文件,并加载配置文 件,包括:确定FPGA芯片的模式配置管脚的值为第一预定值,其中,当第一指示信号为低电 平时,模式配置管脚的值为第一预定值;在模式配置管脚的值为第一预定值的情况下,通过 MCU和FPGA芯片之间的数据总线获取配置文件,并加载配置文件。
[0015] 优选地,在PCIe链路建立成功的情况下,向Μ⑶发送高电平的第一指示信号。
[0016] 与现有技术相比,本申请具有以下优点:
[0017] 在现有技术中,当PCIe链路建立失败时,需要通过对板卡进行复位或返厂维修来 重新对FPGA芯片的配置文件进行加载。在本实施例中,当PCIe链路建立失败时,通过MCU和 FPGA芯片之间的数据总线获取配置文件,无需重新对板卡进行复位或返厂维修,提高了加 载配置文件的效率。
附图说明
[0018] 图1是根据现有技术的一种包含FPGA芯片的多处理器板卡的示意图;
[0019]图2是根据本发明实施例一的配置文件的加载装置的结构框图;
[0020]图3是根据本发明实施例一的配置文件的加载装置的优选的结构框图;
[0021 ]图4是根据本发明实施例二的配置文件的加载装置的示意图;
[0022] 图5是根据本发明实施例三的配置文件的加载方法的流程图;
[0023] 图6是根据本发明实施例四的配置文件的加载方法的流程图。
具体实施方式
[0024] 为使本申请的上述目的、特征和优点能够更加明显易懂,下面结合附图和具体实 施方式对本申请作进一步详细的说明。
[0025] 实施例一
[0026] 参照图2,示出了本申请一种配置文件的加载装置,包括:FPGA芯片204和MCU202, 该FPGA芯片204用于在对FPGA芯片204进行上电之后,建立MCU202和FPGA芯片204之间的 PCIe链路,以便通过PCIe链路加载配置文件;在确定PCIe链路建立失败之后,触发Μ⑶2024 复位;通过MCU202和FPGA芯片204之间的数据总线从MCU202获取配置文件,并加载配置文 件。
[0027]在现有技术中,当PCIe链路建立失败时,需要通过对板卡进行复位或返厂维修来 重新对FPGA芯片的配置文件进行加载。在本实施例中,当PCIe链路建立失败时,通过MCU和 FPGA芯片之间的数据总线获取配置文件,无需重新对板卡进行复位或返厂维修,提高了加 载配置文件的效率。
[0028]在本发明实施例的一个优选实例中,FPGA芯片204还用于在PCIe链路建立失败的 情况下,向MCU202发送低电平的第一指示信号,第一指示信号用于触发MCU202复位。例如, 该第一指示信号可以是链路〇K(link_ok)信号,将link_ok信号作为MCU202的通电复位 (power on reset,P0R)信号,当link_ok信号为低电平时,输入到MCU的P0R管脚的信号为低 电平信号,从而触发MCU202复位重启。然后,FPGA芯片204可以通过MCU202和FPGA芯片204之 间的数据总线从MCU202获取配置文件,并加载配置文件。在具体实现中,为了更方便地对 MCU202进行复位,第一指示信号是MCU202的P0R管脚的P0R信号。
[0029] 如图3所示,优选地,上述装置还包括:三态芯片302,即,三态门,其中,该三态芯片 302的输出端与FPGA芯片204的模式配置管脚相连,三态芯片302的输入为第一指示信号,当 第一指示信号为低电平时,模式配置管脚的值为第一预定值;当FPGA芯片204确定模式配置 管脚的值为第一预定值时,通过MCU202和FPGA芯片204之间的数据总线获取并加载配置文 件。
[0030] 在本发明实施例的另一个优选实例中,FPGA芯片204还用于在PCIe链路建立成功 的情况下,向MCU202发送高电平的第一指示信号。例如,该第一指示信号可以是link_ok信 号,将link_ok信号作为MCU的P0R(power on reset)信号,当link_ok信号为高电平时,输入 Μ⑶的P0R管脚的信号为高电平信号,此时,Μ⑶202不会进行复位重启。然后,FPGA芯片在通 过SPI flash获取部分配置文件之后,通过MCU202和FPGA芯片204之间的PCIe链路获取剩余 的配置文件。
[0031] 在本发明实施例中,当第一指示信号为高电平时,通过三态芯片302控制模式配置 管脚的值为第二预定值;FPGA芯片204在确定模式配置管脚的值为第二预定值之后,通过 PCIe链路获取配置文件。
[0032] 实施例二
[0033]参照图4,示出了本申请一种配置文件的加载装置,本实施例的装置能够自动切换 加载模式,当PCIe加载方式失败时,板卡可以自动通过Slave SelectMAP方式进行配置文件 的加载,而不用对板卡进行复位或者返厂维修。如图4所示,该装置包括:M⑶、FPGA芯片、SPI flash和三态芯片。其中,MCU和FPGA芯片相连接,FPGA芯片和SPI flash相连接,三态芯片的 输出端和FPGA芯片的模式配置管脚相连接,三态芯片的输入为FPGA芯片发送的第一指示信 息,该第一指示信息用于指示PCIe link是否建立成功,该第一指示信号可以是link_ok信 号,可以作为MCU的P0R信号及带有低电平使能的三态芯片(即,三态门)的片选信号。
[0034]在上电之后,需要对FPGA芯片加载配置文件。本实施例中的FPGA芯片可以根据模 式配置管脚M[2:0]的值来确定选择何种方式加载配置文件,当M[2:0]的值为第一预定值 时,采用从选择映射(Slave SelectMAP)加载方式进行配置文件的加载,即,通过MCU和FPGA 之间的数据总线加载配置文件;当M[2:0]的值为第二预定值时,采用PCIe加载方式进行配 置文件的加载。例如,第一预定值可以是110B,第二预定值可以是001B,此时,记载方式的选 择可以如表1所示。需要说明的是,第一约定值和第二预定值也可以采用其他数值,这取决 于A端和B端的上下拉电阻状态。
[0035]表 1 「00361
Figure CN103729222BD00071
[0037]当板卡上电时,三态芯片U1的输出及FPGA芯片的加载方式取决于外部上下拉电阻 状态。U1的CS管脚的初始状态为高电平,此时,U1输出为高阻状态,即,U1芯片不导通,FPGA 芯片的模式配置管脚M[2:0]的取值取决于B端上下拉电阻的初始电平,因此,模式配置管脚 M[2:0]的真值为001BAPGA芯片在确定模式配置管脚M[2:0]的真值为001B之后,采用PCIe 加载方式进行配置文件的加载。
[0038]在使用PCIe加载方式进行加载的过程中,如果来自SPI flash的配置文件(也称为 小bit文件)加载完毕且PCIe链路建立成功,则link_ok输出信号为高电平,其中,来自SPI flash的配置文件是整个配置文件的一部分,然后,FPGA芯片通过PCIe链路加载剩余的配置 文件;如果PCIe链路建立失败,则link_ok输出信号为低电平,MCU通过P0R管脚复位重启,三 态门U1输出使能,即U1芯片导通,此时,U1芯片的输出状态为A端上下拉电阻的逻辑取反状 态,因此,M[2:0]的真值为100BAPGA芯片在确定模式配置管脚M[2:0]的真值为100B之后, 将加载模式转换为Slave SelectMAP模式,通过MCU数据总线加载完整的配置文件。
[0039]在现有技术中,板卡不能从PCIe加载失败的故障中自动重新加载,只能通过对板 卡复位解决故障;如果由于SPI flash加载文件损坏导致配置文件加载失败,则只能对板卡 进行返厂维修,而返厂维修效率较低,人工成本较高,因此,现有技术的加载方法具有灵活 性较差、效率较低及人工成本较高的缺点。在本实施例中,当PCIe链路建立失败时,通过MCU 和FPGA芯片之间的数据总线获取配置文件,即,增加了一种备选的加载方式,当板卡不能通 过PCIe加载时,板卡不用复位或者返厂维修,通过备选的加载方式就能够使板卡自动加载 配置文件,完成正常启动流程,从而可以实时解决板卡不能正常加载的故障,提高效率并节 省了人力成本。
[0040] 实施例三
[0041]参照图5,示出了本申请一种配置文件的加载方法,该方法可以由上述装置实施例 中的装置执行,例如,由上述装置实施例中的FPGA芯片执行,因此,上述装置实施例中的特 征都可以结合到本实施例中。如图5所示,该方法包括:
[0042] 步骤502,在对FPGA芯片进行上电之后,建立Μ⑶和FPGA芯片之间的PCIe链路,以便 通过PCIe链路加载配置文件;
[0043]步骤504,在PCIe链路建立失败的情况下,触发Μ⑶复位;
[0044]在本发明实施例的一个优选实例中,在PCIe链路建立失败的情况下,可以向MCU发 送低电平的第一指示信号,该第一指示信号用于触发MCU复位。例如,该第一指示信号可以 是link_ok信号,将link_ok信号作为MCU的P0R信号,当link_ok信号为低电平时,输入MCU的 P0R管脚的信号为低电平信号,从而触发MCU复位重启。
[0045] 步骤506,通过Μ⑶和FPGA芯片之间的数据总线从Μ⑶获取配置文件,并加载配置文 件。
[0046] 在本实施例中,当PCIe链路建立失败时,通过MCU和FPGA芯片之间的数据总线获取 配置文件,无需重新对板卡进行复位或返厂维修,提高了加载配置文件的效率。
[0047] 实施例四
[0048] 参照图6,示出了本申请一种配置文件的加载方法,该方法可以由上述装置实施例 中的装置执行,例如,由上述装置实施例中的FPGA芯片执行,因此,上述装置实施例中的特 征都可以结合到本实施例中。如图6所示,该方法包括:
[0049] 步骤602,对包含FPGA芯片的板卡进行上电;
[0050]在上电之后,需要对FPGA芯片加载配置文件。本实施例中的FPGA芯片可以根据模 式配置管脚M[2:0]的值来确定选择何种方式加载配置文件,当M[2:0]的值为第一预定值 时,采用从Slave SelectMAP加载方式进行配置文件的加载,即,通过MCU和FPGA之间的数据 总线加载配置文件;当M[2:0]的值为第二预定值时,采用PCIe加载方式进行配置文件的加 载。例如,第一预定值可以是110B,第二预定值可以是001B。在初始状态下,M[2:0]的值是第 二预定值。
[0051 ] 步骤604,通过SPI flash加载一个只包含PCIe link的小bit文件;
[0052]在使用PCIe加载方式进行配置文件的加载时,要通过SPI flash加载一个只包含 PCIe link的小bit文件,即,通过SPI flash加载部分配置文件,并建立Μ⑶和FPGA芯片之间 的PCIe链路,以便通过该PCIe链路加载剩余的配置文件。
[0053] 步骤606,判断MCU和FPGA芯片之间的PCIe链路是否建立成功,如果是,执行步骤 608,否则执行步骤610;
[0054] 步骤608,通过PCIe链路加载配置文件;
[0055]在本发明实施例的一个优选实例中,在PCIe链路建立成功的情况下,可以向MCU发 送高电平的第一指示信号。例如,该第一指示信号可以是link_ok信号,将link_ok信号作为 MCU的P0R信号,当link_ok信号为高电平时,输入MCU的P0R管脚的信号为高电平信号,此时, MCU不会进行复位重启。
[0056]步骤610,在PCIe链路建立失败的情况下,触发Μ⑶复位;
[0057]在本发明实施例的一个优选实例中,在PCIe链路建立失败的情况下,可以向MCU发 送低电平的第一指示信号,该第一指示信号用于触发MCU复位。例如,该第一指示信号可以 是link_ok信号,将link_ok信号作为MCU的P0R信号,当link_ok信号为低电平时,输入MCU的 P0R管脚的信号为低电平信号,从而触发MCU复位重启。
[0058] 步骤612,通过Μ⑶和FPGA芯片之间的数据总线从Μ⑶获取配置文件,并加载配置文 件。
[0059]步骤614,配置文件加载完成,板卡正常工作。
[0060]在现有技术中,当PCIe链路建立失败时,需要通过对板卡进行复位或返厂维修来 重新对FPGA芯片的配置文件进行加载。在本实施例中,当PCIe链路建立失败时,通过MCU和 FPGA芯片之间的数据总线获取配置文件,无需重新对板卡进行复位或返厂维修,提高了加 载配置文件的效率。
[0061]本说明书中的各个实施例均采用递进的方式描述,每个实施例重点说明的都是与 其他实施例的不同之处,各个实施例之间相同相似的部分互相参见即可。对于系统实施例 而言,由于其与方法实施例基本相似,所以描述的比较简单,相关之处参见方法实施例的部 分说明即可。
[0062]以上对本申请所提供的一种配置文件的加载装置与方法,进行了详细介绍,本文 中应用了具体个例对本申请的原理及实施方式进行了阐述,以上实施例的说明只是用于帮 助理解本申请的方法及其核心思想;同时,对于本领域的一般技术人员,依据本申请的思 想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对 本申请的限制。

Claims (10)

1. 一种配置文件的加载装置,其特征在于,包括:现场可编程门阵列FPGA芯片和微处理 单元MCU,其中, 所述FPGA芯片用于在对所述FPGA芯片进行上电之后,建立所述MCU和所述FPGA芯片之 间的PCIe链路,以便通过所述PCIe链路加载配置文件;在所述PCIe链路建立失败的情况下, 触发所述Μ⑶复位;通过所述Μ⑶和所述FPGA芯片之间的数据总线从所述Μ⑶获取所述配置 文件,并加载所述配置文件。
2. 如权利要求1所述的装置,其特征在于, 所述FPGA芯片还用于在所述PCIe链路建立失败的情况下,向所述MCU发送低电平的第 一指示信号,其中,所述第一指示信号用于触发所述MCU复位。
3. 如权利要求2所述的装置,其特征在于,所述装置还包括: 三态芯片,其中,所述三态芯片的输出端与所述FPGA芯片的模式配置管脚相连,所述三 态芯片的输入为所述第一指示信号,当所述第一指示信号为低电平时,所述模式配置管脚 的值为第一预定值; 所述FPGA芯片用于在所述模式配置管脚的值为第一预定值的情况下,通过所述MCU和 所述FPGA芯片之间的数据总线获取所述配置文件。
4. 如权利要求1至3中任一项所述的装置,其特征在于, 所述FPGA芯片还用于在所述PCIe链路建立成功的情况下,向所述MCU发送高电平的第 一指示信号。
5. 如权利要求4所述的装置,其特征在于,所述装置还包括: 三态芯片,其中,所述三态芯片的输出端与所述FPGA芯片的模式配置管脚相连,所述三 态芯片的输入为所述第一指示信号,当所述第一指示信号为高电平时,所述模式配置管脚 的值为第二预定值; 所述FPGA芯片用于在所述模式配置管脚的值为所述第二预定值的情况下,通过所述 PCIe链路获取配置文件。
6. 如权利要求2或3所述的装置,其特征在于, 所述第一指示信号是所述MCU的通电复位POR管脚的POR信号。
7. -种配置文件的加载方法,其特征在于,包括: 在对现场可编程门阵列FPGA芯片进行上电之后,建立微处理单元Μ⑶和所述FPGA芯片 之间的PCIe链路,以便通过所述PCIe链路加载配置文件; 在所述PCIe链路建立失败的情况下,触发所述MCU复位; 通过所述MCU和所述FPGA芯片之间的数据总线从所述MCU获取所述配置文件,并加载所 述配置文件。
8. 如权利要求7所述的方法,其特征在于,在所述PCIe链路建立失败的情况下,触发所 述MCU复位,包括: 在所述PCIe链路建立失败的情况下,向所述MCU发送低电平的第一指示信号,所述第一 指示信号用于触发所述MCU复位。
9. 如权利要求8所述的方法,其特征在于,通过所述MCU和所述FPGA芯片之间的数据总 线从所述MCU获取所述配置文件,并加载所述配置文件,包括: 确定所述FPGA芯片的模式配置管脚的值为第一预定值,其中,当所述第一指示信号为 低电平时,所述模式配置管脚的值为所述第一预定值; 在所述模式配置管脚的值为第一预定值的情况下,通过所述MCU和所述FPGA芯片之间 的数据总线获取所述配置文件,并加载所述配置文件。
10.如权利要求7至9中任一项所述的方法,其特征在于, 在所述PCIe链路建立成功的情况下,向所述MCU发送高电平的第一指示信号。
CN201310745279.1A 2013-12-30 2013-12-30 一种配置文件的加载装置与方法 CN103729222B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310745279.1A CN103729222B (zh) 2013-12-30 2013-12-30 一种配置文件的加载装置与方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310745279.1A CN103729222B (zh) 2013-12-30 2013-12-30 一种配置文件的加载装置与方法

Publications (2)

Publication Number Publication Date
CN103729222A CN103729222A (zh) 2014-04-16
CN103729222B true CN103729222B (zh) 2017-03-15

Family

ID=50453306

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310745279.1A CN103729222B (zh) 2013-12-30 2013-12-30 一种配置文件的加载装置与方法

Country Status (1)

Country Link
CN (1) CN103729222B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104050067B (zh) * 2014-05-23 2016-01-27 北京兆易创新科技股份有限公司 Fpga在mcu芯片中工作的方法和装置
CN105278394B (zh) * 2014-07-18 2019-01-25 京微雅格(北京)科技有限公司 基于fpga的并行配置电路及方法
CN107255975B (zh) * 2017-07-21 2020-03-27 中国电子科技集团公司第二十九研究所 一种利用高速总线实现fpga程序快速加载的装置及方法
CN108804232A (zh) * 2018-06-26 2018-11-13 郑州云海信息技术有限公司 一种支持云端fpga部署的方法、主机服务器及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102087606A (zh) * 2011-02-16 2011-06-08 电子科技大学 一种fpga配置文件更新装置
CN102262547A (zh) * 2010-05-31 2011-11-30 中兴通讯股份有限公司 场可编程门阵列加载方法和装置
US8161227B1 (en) * 2006-10-30 2012-04-17 Siliconsystems, Inc. Storage subsystem capable of programming field-programmable devices of a target computer system
CN102968316A (zh) * 2012-11-02 2013-03-13 杭州迪普科技有限公司 一种网络设备及配置文件的加载方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8161227B1 (en) * 2006-10-30 2012-04-17 Siliconsystems, Inc. Storage subsystem capable of programming field-programmable devices of a target computer system
CN102262547A (zh) * 2010-05-31 2011-11-30 中兴通讯股份有限公司 场可编程门阵列加载方法和装置
CN102087606A (zh) * 2011-02-16 2011-06-08 电子科技大学 一种fpga配置文件更新装置
CN102968316A (zh) * 2012-11-02 2013-03-13 杭州迪普科技有限公司 一种网络设备及配置文件的加载方法

Also Published As

Publication number Publication date
CN103729222A (zh) 2014-04-16

Similar Documents

Publication Publication Date Title
US6678625B1 (en) Method and apparatus for a multipurpose configurable bus independent simulation bus functional model
CN102360302B (zh) 一种fpga配置文件在线升级方法及装置
KR101978192B1 (ko) 독자적인 충전기 지원에 의한 충전기 검출
US4030073A (en) Initialization circuit for establishing initial operation of a digital computer
CN103616937B (zh) 一种主板、pcie网卡和服务器系统
CN103399840B (zh) 一种计算机配置文件的带外修改方法及计算机
Bai et al. Self-test methodology for at-speed test of crosstalk in chip interconnects
US8656220B2 (en) System-on-chip and debugging method thereof
US7917348B2 (en) Method of switching external models in an automated system-on-chip integrated circuit design verification system
US8997034B2 (en) Emulation-based functional qualification
KR20150016331A (ko) 저전력 상태로부터 재시작시 휘발성 메모리로부터 처리 시스템의 재초기화
US20110078350A1 (en) Method for generating multiple serial bus chip selects using single chip select signal and modulation of clock signal frequency
JP2006244073A (ja) 半導体設計装置
CN107077444A (zh) 用于检测用于c型连接器的充电器和远程主机的系统
US9607120B2 (en) Implementing system irritator accelerator FPGA unit (AFU) residing behind a coherent attached processors interface (CAPI) unit
US9024650B2 (en) Scalable built-in self test (BIST) architecture
KR101035832B1 (ko) 집적 종단점 장치와, 집적 pci 익스프레스 종단점 장치및 pci 익스프레스 통신 시스템
Jeitler et al. FuSE-a hardware accelerated HDL fault injection tool
CN104062969A (zh) 一种汽车硬件在环仿真测试系统和测试方法
CN102479133B (zh) 一种usb设备及其检测方法
CN103186441B (zh) 切换电路
CN105975039A (zh) 控制Type-C接口供电的方法、装置及电子设备
CN102542110B (zh) 一种应用于移动存储soc芯片的仿真验证方法
CN103376400B (zh) 芯片测试方法及芯片
CN103473202B (zh) Usb otg装置、电子设备及实现otg功能的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant