CN102195669A

CN102195669A - 双路32位m序列数字相关器

Info

Publication number: CN102195669A
Application number: CN2011101092420A
Authority: CN
Inventors: 马飒飒; 赵熠明; 赵守伟; 夏明飞; 宋伟; 陈雄方
Original assignee: Individual
Current assignee: Individual
Priority date: 2011-04-28
Filing date: 2011-04-28
Publication date: 2011-09-21

Abstract

本发明公开了一种双路32位M序列数字相关器，包括控制软件和硬件部分，其中硬件部分包括隔离器、A/D转换电路、可编程逻辑阵列FPGA以及CPU电路，隔离器对输入信号进行隔离，输出模拟差分信号经A/D转换电路转换后送至可编程逻辑阵列FPGA，经FPGA处理后输出相关信号，CPU电路的控制信号接至A/D转换电路、可编程逻辑阵列FPGA，控制软件包括单片机程序和FPGA软件。本发明采用了软件无线电设计思想和理念，采用了硬件与软件相结合的设计方法，实现了对雷达、指挥、导航通信的扩频相关解码，弥补了雷达装备通信设备的解扩的空白。具有更好的抗失真和抗干扰能力，能够有效地抑制噪声及其他累积干扰。

Description

双路32位M序列数字相关器

技术领域

本发明涉及一种双路32位M序列扩频码的捕获，尤其是涉及雷达装备通信设备的双路32位M序列扩频码的捕获，属于扩频通讯技术领域。

背景技术

目前雷达敌我识别器采用了扩频、跳频、跳时的现代通信技术，大大提高了系统的抗干扰能力。雷达敌我识别器的解扩译码都采用模拟声表器件，此器件由于受中频信号波长的限制，具有体积较大、电路复杂，需要二只模拟声表器件；接收信号的动态受到一定的限制，需要采用对数放大器或限副放大器，相关门限不能通过信噪比估计来建立动态门限，并且受到温度等外界条件影响改变性能。在扩频方面采用32位M序列码作为雷达装备通信设备，主要采用的声表模拟相关器，由于受到波长的限制，具有体积大，外围电路复杂，门限电平难以控制。

发明内容

本发明需要解决的技术问题是提供一种接口简单、方便，电路简单，动态范围大，可以建立动态门限，不受温度变化影响的双路32位M序列数字相关器。

为解决上述问题，本发明所采取的技术方案是：一种双路32位M序列数字相关器，包括控制软件和硬件部分，其中硬件部分包括隔离器、A/D转换电路、可编程逻辑阵列FPGA以及CPU电路，隔离器对输入信号进行隔离，输出模拟差分信号经A/D转换电路转换后送至可编程逻辑阵列FPGA，经FPGA处理后输出相关信号，CPU电路的控制信号接至A/D转换电路、可编程逻辑阵列FPGA，控制软件包括单片机程序和FPGA软件。

所述FPGA软件包括数字DDC模块、相关模块、峰值检测模块和门限判决模块，其中数字DDC模块，用于将数字中频信号变为正交数字零中频信号，相关模块完成正交数字零中频信号与本地双路32位M序列码的相关运算，当输入信号有匹配的32位二相码信号输入时，相关模块的输出可以得到一个相关峰值输出；相关峰值数据经峰值检测模块进行信噪比估计，完成当前输入信号的信噪比估计，门限判决模块根据估计出的信噪比和门限，产生相关信号的输出。

所述数字DDC模块包括乘法器和NCO，用于将数字中频信号一路下变频到零中频，形成与原始信号相位相同的信号；另一路下变频到零中频，形成与原信号正交的信号；再分别FIR滤波得到I(n)+Q(n)正交数字信号。

所述相关模块完成I(n)+Q(n)正交数字信号与本地双路32位M序列码的相关运算，当输入信号有与本地32位M序列码相匹配的32位二相码信号输入时，相关模块的输出可以得到峰值数据。

采用上述技术方案所产生的有益效果在于：本发明双路32位M序列数字相关器采用了软件无线电设计思想和理念，采用了硬件与软件相结合的设计方法，对一路中频信号进行二组32M序列扩频信号的解扩，可以通过软件进行相关门限控制，具有较大的灵活性，实现了对陆军雷达装备通信设备的扩频相关解码，弥补了雷达、指挥、导航通信及其相关设备的解扩的空白，具有更好的抗失真和抗干扰能力，能够有效地抑制噪声及其他累积干扰。本发明32位M序列数字相关器，具有接口简单、方便，电路简单，动态范围大，可以建立动态门限，不受温度变化而影响性能的特点。

附图说明

图1为本发明的原理框图；

图2为本发明的FPGA软件原理框图；

图3为本发明的模块输入输出示意图；

图4为本发明的A/D采样前后中频信号的频谱示意图；

图5为本发明的DDC逻辑框图；

图6为本发明的下采样前后零中频信号频谱及FIR频率响应示意图；

图7为本发明的相关模块结构示意图；

图8为本发明的峰值检测模块原理框图；

图9为本发明的A/D转换电路原理图；

图10为本发明的CPU电路原理图；

图11为本发明的FPGA配置电路原理图1；

图12为本发明的FPGA配置电路原理图2。

具体实施方式

下面结合附图对本发明做进一步详细描述：本发明包括控制软件和硬件两部分，如图1所示，其中硬件部分包括隔离器、A/D转换电路、可编程逻辑阵列FPGA以及CPU电路，隔离器对输入信号进行隔离，输出模拟差分信号经A/D转换电路转换后送至可编程逻辑阵列FPGA，经FPGA处理后输出相关信号，CPU电路的控制信号接至A/D转换电路、可编程逻辑阵列FPGA，控制软件包括单片机程序和FPGA软件。

所述FPGA软件包括数字DDC模块、相关模块、峰值检测模块和门限判决模块，其中数字DDC模块，用于将数字中频信号变为正交数字零中频信号，相关模块完成正交数字零中频信号与本地双路32位M序列码的相关运算，当输入信号有匹配的32位二相码信号输入时，相关模块的输出可以得到一个相关峰值输出；相关峰值数据经峰值检测模块进行信噪比估计，完成当前输入信号的信噪比估计，门限判决模块根据估计出的信噪比和门限，产生相关信号的输出。参见图2。

本发明中隔离器采用CX2157高频变压器，对60MHz中频信号进行隔离，并形成模拟差分输出；A/D转换电路采用AD6645，对60MHz中频信号差分信号进行80MHz速率的A/D转换，以二进制补码数据格式输出；A/D转换电路将模拟中频信号变换为数字中频信号；A/D变换采样频率采用80MSPS采样。A/D采样前后信号的频谱如图4所示：

数字DDC模块的主要功能是完成中频信号采集，并将它数字下变频到基带信号。

该DDC的输入参数要求是：

采样时钟：80MHz；

信号中心频率：60MHz；

信号带宽：10MHz；

输入数据格式：二进制补码；

输入数据同步模式：上升沿采样。

DDC采用如图5所示结构实现DDC的作用时将数字中频信号变为数字零中频信号。根据AD采样后的信号频谱，DDC的逻辑框图如图5所示，I(n)+jQ(n)称为数字零中频信号，其频谱与FIR滤波器的频率响应如图6所示，图中下采样采用16∶1倍的抽取，得到数据率为5MHz。

相关模块完成32位二相码的相关运算，当输入信号有匹配的32位二相码信号输入时，相关模块的输出可以得到一个峰值输出。相关器结构如图7所示，结构Ds_code(0)......Ds_code(31)为本地M序列码，信号输入为32位相关码的顺序。输入信号的第一个码的相位对应相关码输入的第31位，第二位对应第30位，依次类推。此处顺序若不正确，将不能正确给出相关峰。

结合图8峰值检测模块组成框图，峰值检测模块完成相关模块输出信号中的相关峰检测。主要包括信噪比估计和门限判决两部分；信噪比估计完成当前输入信号的信噪比估计，门限判决模块根据估计出的信噪比和门限，产生相关器的输出。

图3所示为双路相关模块输入输出示意图，输入输出描述如下表：

序号	接口	描述	方向	位数
					1	reset	复位	输入	1
2	DS_code 1	相关二相码1	输入	32
					3	DS_code2	相关二相码2	输入	32
4	TH	门限	输入	16
					5	Ad_clk	ADC时钟输入	输入	1
6	ad_data	ADC数据输入	输入	14
					7	C_out1	相关输出1	输出	1
8	C_out2	相关输出2	输出	1
					9	C_pwr1	相关幅度输出1	输出	36

10	C_pwr2	相关幅度输出2	输出	36
					11	Pw_t1	相关信号测试输出1	输出	36
12	Pw_t2	相关信号测试输出2	输出	36
					13	DDC_i_t	DDC输出I路测试信号	输出	16
14	DDC_q_t	DDC输出Q路测试信号	输出	16
					15	Clk5M_out	5Mhz时钟输出	输出	1

其中：

reset：

复位信号，高电平有效。1：模块复位；0：正常工作。

Ad_clk：

ADC时钟信号输入接口，与AD数据同步的80MHz时钟输入。

ad_data：

ADC采样数据输入。信号输入数据率：80M；输入格式：14位补码；当ADC位数低于14位时，信号占据高位，低位补零。

DS_code1，DS_code2：

两路32位相关二相码输入；输入格式：二相码(非差分二相码)。0：180度相位；1：0度相位。

TH：

16位门限输入；该门限为绝对门限，其中高8位为整数部分，低8位为小数部分。门限计算方法举例：假定设定门限为13.2dB，对应绝对门限为10E(13.2/10)＝20.892961308540394831222337357993得到的门限换算成16位编码：高8位＝20；换成二进制＝00010100；低8位＝0.892961308540394831222337357993，换成二进制的办法是乘以256后取整数部分，乘以得到228.59809498634107679291836364621，取整数部分228换算成二进制＝11100100。

由于整数部分8位最大值为255，小数部分最大为0.99609375，绝对门限能够表示的最大倍数值为255.99609375，能够表示的最大门限为24.082333384534001460744432109826dB，所以在换算门限前应对门限有限制，如果设定门限超过24dB时，应按照24dB计算。

C_out1，C_out2：

相关检测输出。在相关器输出峰值超过门限时，相关检测输出输出高电平。该输出的数据率为5M。

C_pwr1，C_pwr2：

相关幅度输出。在相关检测有输出时，相关幅度会同时输出该相关峰值的幅度，36位无符号数。可根据实际调试情况接其中有效的位数使用，其余不用的位数悬空即可。

Pw_t 1，Pw_t2：

相关信号测试输出。用于观察相关中间结果，为36位无符号数。

Clk5M_out：

5Mhz时钟输出。C_out1，C_out2输出的同步时钟。

图9、图10、图11、图12为本发明实施例的部分电路原理图，采用了硬件与软件相结合的设计方法，采用了软件无线电设计思想，模拟60MHz中频信号通过AD转换后，得到数字中频信号，再经过数字DDC模块进行数字下变频成正交数字零中频信号，再分别FIR滤波得到I(n)+Q(n)正交数字信号；相关模块完成I(n)+Q(n)正交数字信号与本地32位M序列码的相关运算，当输入信号有与本地本地32位M序列码相匹配的32位二相码信号输入时，相关模块的输出可以得到峰值数据；峰值检测模块对峰值数据进行信噪比估计，完成当前输入信号的信噪比估计，门限判决模块根据估计出的信噪比和门限，产生相关信号输出，同时输出相关幅度输出。本发明对一路中频信号进行二组32M序列扩频信号的解扩，通过软件进行相关门限控制，具有较大的灵活性，实现了对陆军实现了对陆军雷达、指挥、导航通信的扩频相关解码，也可以应用到雷达敌我识别器、模拟应答器扩频相关解码及相关的其他设备中。采用32位M序列数字相关器具有接口简单、方便，电路简单，动态范围大，可以建立动态门限，不受温度变化而影响性能的特点。双路32位M序列数字相关器采用了软件无线电设计思想和理念，采用数字化实现与模拟电路实现相比，数字化具有更好的抗失真和抗干扰能力，能够有效地抑制噪声及其他累积干扰。

双路32位M序列数字相关器建立在雷达敌我识别体制基础上，充分考虑雷达敌我识别体制的解扩性能指标，功能完备，主要技术指标设计合理，可以应用到雷达、指挥、导航通信及其相关设备的解扩；充分考虑应用的灵活性、可靠性，弥补了雷达、指挥、导航通信及其相关设备的解扩的空白。

Claims

1.一种双路32位M序列数字相关器，其特征在于：包括控制软件和硬件部分，其中硬件部分包括隔离器、A/D转换电路、可编程逻辑阵列FPGA以及CPU电路，隔离器对输入信号进行隔离，输出模拟差分信号经A/D转换电路转换后送至可编程逻辑阵列FPGA，经FPGA处理后输出相关信号，CPU电路的控制信号接至A/D转换电路、可编程逻辑阵列FPGA，控制软件包括单片机程序和FPGA软件。

2.根据权利要求1所述的双路32位M序列数字相关器，其特征在于所述FPGA软件包括数字DDC模块、相关模块、峰值检测模块和门限判决模块，其中数字DDC模块，用于将数字中频信号变为正交数字零中频信号，相关模块完成正交数字零中频信号与本地双路32位M序列码的相关运算，当输入信号有匹配的32位二相码信号输入时，相关模块的输出可以得到一个相关峰值输出；相关峰值数据经峰值检测模块进行信噪比估计，完成当前输入信号的信噪比估计，门限判决模块根据估计出的信噪比和门限，产生相关信号的输出。

3.根据权利要求2所述的双路32位M序列数字相关器，其特征在于所述数字DDC模块包括乘法器和NCO，用于将数字中频信号一路下变频到零中频，形成与原始信号相位相同的信号；另一路下变频到零中频，形成与原信号正交的信号；再分别FIR滤波得到I(n)+Q(n)正交数字信号。

4.根据权利要求2所述的双路32位M序列数字相关器，其特征在于所述相关模块完成I(n)+Q(n)正交数字信号与本地双路32位M序列码的相关运算，当输入信号有与本地32位M序列码相匹配的32位二相码信号输入时，相关模块的输出可以得到峰值数据。