CN102177664B - 干扰噪声序列矩阵相关计算电路和方法 - Google Patents

Abstract

本发明实施例公开了一种干扰噪声序列矩阵相关计算电路和方法，涉及干扰噪声序列矩阵相关计算，能够提高整个干扰噪声序列矩阵相关计算的效率。该电路包括：噪声项计算单元，用于根据天线数据执行噪声项计算；寄存器，用于存储噪声项计算单元计算得出的噪声项计算结果；第一延时逻辑电路，用于在噪声项计算单元完成全部噪声项计算之前，控制寄存器将噪声项计算单元计算得出的噪声项计算结果发送至矩阵计算单元；矩阵计算单元，用于利用噪声项计算结果计算干扰噪声序列矩阵的相关结果。主要应用于干扰噪声序列矩阵的相关计算。

Description

干扰噪声序列矩阵相关计算电路和方法

技术领域

本发明涉及电子技术领域，尤其涉及干扰噪声序列矩阵相关计算电路和方法。

背景技术

在GSM通信系统中，均衡解调前处理是实现解调功能的关键模块，分集合并单元属于解调前处理的后级模块，用于实现子分集信号的合并。

干扰噪声序列矩阵相关计算可以完成多天线噪声序列估计、多天线噪声序列自相关计算、多天线噪声序列互相关计算。分集合并单元根据干扰噪声矩阵相关结果做分集合并模式自适应判断，并根据干扰噪声矩阵相关结果完成白化滤波系数计算，所以，干扰噪声矩阵相关计算算法的性能直接影响到分集合并单元的性能，属于分集合并单元中非常关键的算法模块。

现有技术中，由硬件电路以串行的形式实现干扰噪声序列矩阵相关计算，如图1所示，可以应用于芯片设计中。包括用于执行噪声项计算的噪声项计算单元、矩阵计算单元两部分。

噪声项计算单元与相关矩阵计算和累加单元的计算过程在同一个流程中实现。噪声项计算单元将所有噪声项计算完毕后，将计算所得噪声项数据传送给矩阵计算单元。在噪声项计算单元计算的过程中，相关矩阵计算和累加单元处于空闲状态；相关矩阵计算和累加单元在得到噪声项数据后执行计算时，噪声项计算单元处于空闲状态。

采用上述技术方案实现干扰噪声序列矩阵相关计算，在噪声项计算单元执行计算操作时，矩阵计算单元处于空闲状态；在矩阵计算单元执行计算操作时，噪声项计算单元处于空闲状态。噪声项计算单元、矩阵计算单元不能同时执行计算操作，使整个干扰噪声序列矩阵相关计算效率较低。

发明内容

本发明的实施例提供一种干扰噪声序列矩阵相关计算电路和方法，能够提高整个干扰噪声序列矩阵相关计算的效率。

为达到上述目的，本发明的实施例采用如下技术方案：

一种干扰噪声序列矩阵相关计算电路，包括：

噪声项计算单元，用于根据天线数据执行噪声项计算；

寄存器，用于存储所述噪声项计算单元计算得出的噪声项计算结果；

第一延时逻辑电路，用于在所述噪声项计算单元完成全部噪声项计算之前，控制所述寄存器将所述噪声项计算单元计算得出的噪声项计算结果发送至矩阵计算单元；

所述矩阵计算单元，用于利用所述噪声项计算结果计算干扰噪声序列矩阵的相关结果。

一种干扰噪声序列矩阵相关计算方法，包括：

根据获取到的天线数据执行噪声项计算；

在完成全部噪声项计算之前，开始利用所述噪声项计算结果执行矩阵相关计算，得到干扰噪声序列矩阵的相关结果。

本发明实施例提供的一种干扰噪声序列矩阵相关计算电路和方法，在完成本次全部噪声项计算之前，将噪声项计算单元计算得出的噪声项数据发送至矩阵计算单元。使噪声项计算单元执行噪声项计算的同时，矩阵计算单元也在同时执行矩阵相关计算，提高了整个干扰噪声序列矩阵相关计算的效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中干扰噪声序列矩阵相关计算结构图；

图2为本发明实施例提供的干扰噪声序列矩阵相关计算电路的结构图；

图3为本发明实施例提供的另一种干扰噪声序列矩阵相关计算电路的结构图；

图4为本发明实施例中噪声项计算单元的结构图；

图5为本发明实施例中矩阵相关计算模块的结构图；

图6为本发明实施例中矩阵累加计算模块的结构图；

图7为本发明实施例中流水控制逻辑单元的结构图；

图8为本发明实施例中干扰噪声序列矩阵相关计算电路的流水时间轴图；

图9为本发明实施例提供的干扰噪声序列矩阵相关计算方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种干扰噪声序列矩阵相关计算电路，如图2所示，包括：

用于根据天线数据执行噪声项计算的噪声项计算单元1、用于利用噪声项计算结果计算干扰噪声序列矩阵相关结果的矩阵计算单元2、用于存储噪声项计算单元计算得出的噪声项计算结果的第一寄存器4、和第一延时逻辑电路3。第一延时逻辑电路3用于在所述噪声项计算单元1完成本次全部噪声项计算之前，将所述噪声项计算单元1计算得出的噪声项数据发送至所述矩阵计算单元2。

其中，噪声项计算单元1用于根据获取的天线数据执行噪声项计算，并将计算得出的噪声项数据存入第一寄存器4，第一延时逻辑电路3，用于在所述噪声项计算单元1完成本次全部噪声项计算之前，控制该第一寄存器4，将所述噪声项计算单元1计算得出的噪声项数据发送至所述矩阵计算单元2，在所述噪声项计算单元1继续执行噪声项计算操作时，矩阵计算单元2也同时执行矩阵相关计算操作。

本实施例提供的干扰噪声序列矩阵相关计算电路，第一延时逻辑电路在噪声项计算单元完成本次全部噪声项计算之前，将噪声项计算单元计算得出的噪声项数据发送至矩阵计算单元。使噪声项计算单元执行噪声项计算的同时，矩阵计算单元也在同时执行矩阵相关计算，提高了整个干扰噪声序列矩阵相关计算的效率。

作为本实施例的一种改进，本发明实施例提供另一种干扰噪声序列矩阵相关计算电路，如图3所示，包括：

用于根据天线数据执行噪声项计算的噪声项计算单元、用于利用噪声项计算结果计算干扰噪声序列矩阵相关结果的矩阵计算单元和第一延时逻辑电路，第一延时逻辑电路用于在所述噪声项计算单元完成本次全部噪声项计算之前，将所述噪声项计算单元计算得出的噪声项数据发送至所述矩阵计算单元。

其中，噪声项计算单元根据获取的天线数据执行噪声项计算，并将计算得出的噪声项数据存入第一寄存器，第一延时逻辑电路在所述噪声项计算单元完成本次全部噪声项计算之前，控制该第一寄存器，将所述噪声项计算单元计算得出的噪声项数据发送至所述矩阵计算单元，在所述噪声项计算单元继续执行噪声项计算操作时，矩阵计算单元也同时执行矩阵相关计算操作。

具体的，该噪声项计算单元根据第一延时逻辑电路，即流水控制计数器输入的噪声项计算控制计数器noi_cnt和外部输入的调制模式module_type、维度模式dim_mode多模控制信号产生读取天线数据RAM(随机存取存储器)的天线数据缓存ant_ram_bus信号组，选择输入的信道因子信号组antx_h参与计算；计算天线数据的噪声项。

该矩阵计算单元包括：矩阵相关计算模块，用于根据所述噪声项计算结果执行矩阵相关计算；矩阵相关计算模块可以根据通过噪声项计算得到的4天线噪声项noi1、noi2、noi3、noi4和第一延时逻辑的控制信号matrix_cnt计算矩阵自相关结果和/或矩阵互相关结果；

该矩阵累加计算模块根据矩阵计算单元计算得到的自相关结果p0_matrix和/或互相关结果p1_matrix，和第二延时逻辑产生的控制信号add_cnt，计算得到自相关矩阵累加结果和互相关矩阵累加结果。

该第一延时逻辑电路为流水控制计数器简单做2个时钟周期的延时输出，该第二延时逻辑电路为第一延时逻辑电路简单做5个时钟周期的延时输出。

本实施例提供的干扰噪声序列矩阵相关计算电路，第一延时逻辑电路在噪声项计算单元完成本次全部噪声项计算之前，将噪声项计算单元计算得出的噪声项数据发送至矩阵计算单元。使噪声项计算单元执行噪声项计算的同时，矩阵计算单元也在同时执行矩阵相关计算，提高了整个干扰噪声序列矩阵相关计算的效率。并且第二延时逻辑在所述矩阵相关计算模块完成本次全部矩阵相关计算之前，将矩阵相关计算结果发送至所述矩阵累加计算模块，使矩阵累加计算模块与矩阵相关计算模块同时进行计算，在流水控制计数器、第一延时计数器和第二延时计数器整体控制下，三个模块并行执行，三个模块间的数据传输以2个时钟周期为单位实现时间上无缝连接，达到2时钟周期3级流水线计算的目的，提高了整个干扰噪声序列矩阵相关计算的效率的同时，高效分时复用了矩阵相关计算和矩阵累加计算的电路逻辑。

作为本实施例的一种实施方式，噪声项计算单元可以包括：用于同步计算不同天线产生的天线数据的第一噪声项计算模块和第二噪声项计算模块。

该噪声项计算单元可以用于计算2天线或4天线输出的噪声项数据，在计算2天线产生的天线数据时，第一噪声项计算模块或第二噪声项计算模块执行计算。在计算4天线产生的天线数据时，第一噪声项计算模块和第二噪声项计算模块同时执行计算。

例如，在计算天线0、天线1、天线2、天线3，4天线产生的天线数据时，第一噪声项计算模块可以用于计算天线0和天线1产生的天线数据，第二噪声项计算模块可以用于计算天线2和天线3产生的天线数据。计算出noi0、noi1、noi2、noi3四组当前时刻4天线产生的噪声项。

噪声项计算采用第一噪声项计算模块和第二噪声项计算模块两套结构相同的硬件资源并行计算。其中，第一噪声项计算模块或第二噪声项计算模块的流水实现如下：

具体的，第一噪声项计算模块和第二噪声项计算模块具有相同的结构，流水过程也相同，以第一噪声项计算模块为例，如图4所示，噪声项计算控制计数器noi_cnt[0]＝0时，第一噪声项计算模块选择天线0的天线数据和信道因子参与计算；在噪声项计算控制计数器noi_cnt[0]＝1时，第一噪声项计算模块选择天线1的天线数据和信道因子参与计算；当module_type为VAMOS(多用户模式)时，选择用户1和用户2的信道因子参与计算，否则只选择用户1的信道因子参与计算；第一噪声项计算模块输出的第一个计算周期的噪声项给寄存器u0赋值，第一噪声项计算模块输出的第二个计算周期的噪声项给寄存器u1赋值。

对于4天线资源的噪声项计算实现过程，寄存器u2/寄存器u3计算例化一套与寄存器u0/寄存器u1中的噪声项计算结构相同的运算单元，不同的地方在于，天线数据和信道因子都是选择天线2和天线3输入，当dim_mode＝0时(两天线模式)，将u2/u3的输出置0。

在计算4天线的天线数据时，第一噪声项计算模块和第二噪声项计算模块同时进行噪声项计算，能给进一步提高噪声项计算的效率。在只需计算2天线的天线数据时，可以只保留第一噪声项计算模块或第二噪声项计算模块中的一个，便可以实现，节省硬件资源。

作为本实施例的一种实施方式，下面对矩阵相关计算模块作详细的介绍，如图5所示，以4天线的噪声项计算为例，第一延时逻辑电路输入控制信号matrix_cnt控制将目前寄存器u0、寄存器u1、寄存器u2、寄存器u3新输入的噪声项序列在寄存器D1中存储为当前时刻噪声项序列，将当前时刻寄存器u0、寄存器u1、寄存器u2、寄存器u3已经存储的噪声项序列在寄存器D2中存储为上一时刻噪声项序列。根据矩阵相关计算控制信号matrix_cnt取0或者取1，控制选择当前时刻噪声项序列和上一时刻噪声项序列参与矩阵相关计算，得到矩阵相关计算结果p_matrix送给矩阵累加计算模块。

具体的，矩阵相关计算模块可以包括矩阵自相关计算子模块和矩阵互相关计算子模块，在计数器矩阵相关计算控制信号matrix_cnt[0]＝0时，同时更新当前时刻噪声项计算结果寄存器u(k)和前一时刻噪声项计算结果寄存器u(k-1)的值；矩阵自相关计算子模块选择寄存器u(k)和寄存器u(k)*中的噪声项计算结果参与矩阵运算，利用公式

i＝0，1，2，3；j＝0，1，2，3，计算得到矩阵自相关矩阵结果；矩阵相关计算控制信号matrix_cnt[0]＝1时，矩阵互相关计算子模块选择寄存器u(k)和寄存器u(k-1)*中的噪声项计算结果参与矩阵运算，利用公式

算得到矩阵互相关矩阵结果。

矩阵自相关计算子模块和矩阵互相关计算子模块采用分时复用的方式进行计算。矩阵自相关计算和矩阵互相关计算分时复用矩阵乘法计算单元，故输出的矩阵相关计算结果p_matrix矩阵结果也为自相关矩阵和互相关矩阵的分时复用，实现相关矩阵运算2周期流水。

作为本实施例的一种实施方式，下面对矩阵累加计算模块作详细的介绍，如图6所示，第二延时逻辑电路产生的矩阵累加计算计数器输入的矩阵累加计算控制信号add_cnt控制p0中的矩阵自相关计算累加结果和矩阵寄存器D3的值与输入的矩阵相关计算结果矩阵累加；p1中的矩阵互相关计算和矩阵寄存器D4的值与输入的矩阵相关计算结果p_matrix矩阵累加，p0用于存储矩阵自相关计算累加结果，p1用于存储矩阵互相关计算累加结果。累加结果分别送给p0/p1矩阵寄存器，模块计算结束后输出自相关矩阵累加计算结果p0_matrix和互相关矩阵累加计算结果p1_matrix。

具体的，矩阵累加计算模块包括矩阵自相关累加计算子模块和矩阵互相关累加计算子模块。在矩阵累加控制信号add_cnt[0]＝0时，矩阵自相关累加计算子模块选择矩阵自相关累加计算结果p0_matrix矩阵与输入的p_matrix累加，利用公式

算出矩阵自相关累加计算结果，累加结果通过add_cnt[0]＝0的使能信号更新到p0_matrix中；在矩阵累加控制信号add_cnt[0]＝1时，矩阵互相关累加计算子模块选择矩阵互相关累加计算结果p1_matrix矩阵与输入的p_matrix矩阵累加，利用公式

算出矩阵互相关累加计算结果，累加结果通过add_cnt[0]＝1使能更新到p1_matrix中；两个矩阵分时复用矩阵累加运算单元。

作为本实施例的一个实施方式，如图7所示，干扰噪声序列矩阵相关计算电路整体控制电路包括流水控制逻辑单元，第一延时逻辑和第二延时逻辑集成于该流水控制逻辑单元中。脉冲信号启动信号ruu_start控制流水控制计数器启动计数，计数器计数最大值为噪声序列个数的两倍，噪声序列个数根据调制方式VAMOS、GMSK_AB、GMSK_NB、16QAM_LSR/8PSK、16QAM_HSR/QPSK/32QAM分别取22、37、20、25；第一延时逻辑将寄存器noi_cnt延时2拍输出给第二延时逻辑；第二延时逻辑将矩阵相关计算控制信号matrix_cnt延时5拍输出矩阵累加控制信号，计数器add_cnt开始计数；当add_cnt计数到最大值时输出脉冲信号计算结束控制信号ruu_end表示模块计算结束。所述每拍在这里可以是电路工作的周期。

作为本实施例的一种实施方式，干扰噪声序列矩阵相关计算电路计算流水，如图8所示，第一延时逻辑可以在所述噪声项计算单元完成本次噪声项计算之前，将所述噪声项计算单元计算得出的噪声项数据延时二个噪声项序列计算周期发送至所述矩阵计算单元；

第二延时逻辑可以在所述矩阵相关计算模块完成矩阵相关计算之前，将矩阵相关计算结果延时五个噪声项序列计算周期发送至所述矩阵累加计算模块。

3级2周期流水控制逻辑单元、噪声项计算单元、矩阵相关计算模块、矩阵累加计算模块4部分。由图8可知，噪声项计算单元采用两套结构相同的硬件资源第一噪声项计算模块和第二噪声项计算模块，分别完成u0和u1、u2和u3中的噪声项的计算，2周期流水的第一个周期计算得到u0和u2中的噪声项，第二个周期计算得到u1和u3中的噪声项；矩阵相关计算模块采用2个周期流水实现，其中第一个周期实现矩阵自相关计算结果p0、第二个周期实现矩阵互相关计算结果p1，p0和p1的计算均需要寄存器u0、u1、u2、u3中的噪声项数据参与计算，矩阵相关计算每2个周期更新一次寄存器u0、u1、u2、u3中的噪声项值，刚好与噪声项计算需要2个周期才能更新完这4个值时间上实现无缝连接；矩阵相关计算需要调用(4×1)*(1×4)资源池，该流水计算过程需要5个周期逻辑延迟，故5个周期后的第一个周期得到p0矩阵值，选择p0矩阵寄存器累加后存回，第二个周期得到p1矩阵值，选择p1矩阵寄存器累加后存回，实现2个周期无缝流水。

所述矩阵相关计算单元，每2个时钟周期获取所述噪声项计算单元得到的4个天线噪声项数据参与相关计算，矩阵相关计算单元包括自相关计算子模块和矩阵互相关计算子模块，二者采用分时复用的方式计算，每2个时钟周期就将计算得到1个自相关计算结果和1个互相关计算结果。与噪声项计算单元刚好达到2个时钟周期无缝流水计算的目的。

所述矩阵累加计算单元，包括矩阵自相关计算结果的累加和矩阵互相关计算结果的累加，二者采用分时复用的方式计算，每2个时钟周期就将计算得到1个自相关矩阵累加结果和1个互相关矩阵累加结果。与矩阵相关计算单元刚好达到2个时钟周期无缝流水计算的目的。

本发明实施例提供了一种干扰噪声序列矩阵相关计算方法，如图9所示，包括以下步骤：

901、根据获取到的天线数据执行噪声项计算。

干扰噪声序列矩阵相关计算电路根据中的噪声项计算单元获取到的天线数据执行噪声项计算，得到噪声项计算结果。

作为本实施例的一种实施方式，当所述天线数据包括至少两条天线产生的天线数据时，同步计算至少两条不同的天线产生的天线数据。

例如，在计算4天线产生的天线数据时，天线0、天线1、天线2、天线3，天线0和天线1采用一套硬件资源实现，天线2和天线3采用一套硬件资源实现，两套硬件资源同时执行计算操作。

902、根据噪声项计算结果执行矩阵相关计算，得到矩阵自相关结果和/或矩阵互相关结果。

为了使噪声项计算和矩阵相关计算能够同时进行，在完成全部噪声项计算之前，开始利用噪声项计算结果执行矩阵相关计算，得到干扰噪声序列矩阵的相关结果。

具体的，作为本实施例的一种实施方式，本步骤可以包括以下步骤：

1.矩阵自相关计算子模块根据所述噪声项计算结果进行矩阵自相关计算得到矩阵自相关结果；

2.矩阵互相关计算子模块根据所述噪声项计算结果进行矩阵互相关计算得到矩阵互相关结果；

所述根据所述噪声项计算结果进行矩阵自相关计算和所述根据所述噪声项计算结果进行矩阵互相关计算可以采用分时复用的方式进行。

903、在完成全部矩阵相关计算之前，开始利用所述矩阵自相关结果和/或矩阵互相关结果执行矩阵累加计算，得到矩阵自相关累加结果和/或矩阵互相关累加结果。

具体的，包括：

1.矩阵自相关累加计算子模块根据所述矩阵自相关结果进行矩阵自相关计算结果的累加，得到矩阵自相关累加结果；

2.矩阵互相关累加计算子模块根据所述矩阵互相关结果进行矩阵互相关计算结果的累加，得到矩阵互相关累加结果；

所述进行矩阵自相关计算结果的累加和进行矩阵互相关计算结果的累加可以采用分时复用的方式进行。

本实施例提供的一种干扰噪声序列矩阵相关计算方法，噪声项计算单元计算得出的噪声项数据直接发送至矩阵计算单元。使噪声项计算单元执行噪声项计算的同时，矩阵相关计算单元也在同时执行矩阵相关计算。矩阵相关计算单元计算得到的相关矩阵结果直接发送至矩阵累加单元，使矩阵相关计算的同时矩阵累加计算也在执行提高了整个干扰噪声序列矩阵相关计算的效率。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种干扰噪声序列矩阵相关计算电路，其特征在于，包括：

噪声项计算单元，用于根据天线数据执行噪声项计算；

寄存器，用于存储所述噪声项计算单元计算得出的噪声项计算结果；

第一延时逻辑电路，用于在所述噪声项计算单元完成全部噪声项计算之前，控制所述寄存器将所述噪声项计算单元计算得出的噪声项计算结果发送至矩阵计算单元；

所述矩阵计算单元，用于利用所述噪声项计算结果计算干扰噪声序列矩阵的相关结果，所述矩阵计算单元包括：矩阵相关计算模块，用于根据所述噪声项计算结果执行矩阵相关计算，得到矩阵自相关结果和/或矩阵互相关结果；以及，矩阵累加计算模块，用于根据所述矩阵自相关结果和/或矩阵互相关结果执行矩阵累加计算，得到矩阵自相关累加结果和/或矩阵互相关累加结果；

所述干扰噪声序列矩阵相关计算电路还包括：第二延时逻辑电路，用于在所述矩阵相关计算模块完成全部矩阵相关计算之前，将所述矩阵自相关结果和/或矩阵互相关结果发送至所述矩阵累加计算模块。

2.根据权利要求1所述的干扰噪声序列矩阵相关计算电路，其特征在于，所述矩阵相关计算模块包括矩阵自相关计算子模块和矩阵互相关计算子模块，分别用于计算得到矩阵自相关结果和矩阵互相关结果，所述矩阵自相关计算子模块和矩阵互相关计算子模块采用分时复用的方式进行计算。

3.根据权利要求1所述的干扰噪声序列矩阵相关计算电路，其特征在于，还包括：流水控制逻辑单元，所述第一延时逻辑电路和所述第二延时逻辑电路集成于所述流水控制逻辑单元中；所述流水控制逻辑单元还包括流水计数器，所述流水计数器用于控制所述干扰噪声序列矩阵相关计算电路的启动。

4.根据权利要求1所述的干扰噪声序列矩阵相关计算电路，其特征在于，所述矩阵累加计算模块包括：矩阵自相关累加计算子模块和矩阵互相关累加计算子模块，分别用于计算得到矩阵自相关累加结果和矩阵互相关累加结果，所述矩阵自相关累加计算子模块和矩阵互相关累加计算子模块采用分时复用的方式进行计算。

5.根据权利要求1－4中任一所述的干扰噪声序列矩阵相关计算电路，其特征在于，所述噪声项计算单元包括：用于同步计算不同天线产生的天线数据的第一噪声项计算模块和第二噪声项计算模块。

6.根据权利要求1－4中任一项所述的干扰噪声序列矩阵相关计算电路，其特征在于，所述第一延时逻辑电路在所述噪声项计算单元完成全部噪声项计算之前，控制所述寄存器将所述噪声项计算单元计算得出的噪声项计算结果延时二个噪声项序列计算周期发送至所述矩阵计算单元；

所述第二延时逻辑电路在所述矩阵相关计算模块完成全部矩阵相关计算之前，将所述矩阵自相关结果和/或矩阵互相关结果延时五个噪声项序列计算周期发送至所述矩阵累加计算模块。

7.一种干扰噪声序列矩阵相关计算方法，其特征在于，包括：

根据获取到的天线数据执行噪声项计算；

在完成全部噪声项计算之前，开始利用所述噪声项计算结果执行矩阵相关计算，得到干扰噪声序列矩阵的相关结果；

所述利用所述噪声项计算结果执行矩阵相关计算，得到干扰噪声序列矩阵的相关结果包括：

根据所述噪声项计算结果执行矩阵相关计算，得到矩阵自相关结果和/或矩阵互相关结果；

在完成全部矩阵相关计算之前，开始利用所述矩阵自相关结果和/或矩阵互相关结果执行矩阵累加计算，得到矩阵自相关累加结果和/或矩阵互相关累加结果。

8.根据权利要求7所述的干扰噪声序列矩阵相关计算方法，其特征在于，所述根据所述噪声项计算结果执行矩阵相关计算包括：

根据所述噪声项计算结果进行矩阵自相关计算得到矩阵自相关结果；

根据所述噪声项计算结果进行矩阵互相关计算得到矩阵互相关结果；

所述根据所述噪声项计算结果进行矩阵自相关计算和所述根据所述噪声项计算结果进行矩阵互相关计算采用分时复用的方式进行。

9.根据权利要求7或8所述的干扰噪声序列矩阵相关计算方法，其特征在于，所述利用所述矩阵自相关结果和/或矩阵互相关结果执行矩阵累加计算包括：

根据所述矩阵自相关结果进行矩阵自相关计算结果的累加，得到矩阵自相关累加结果；

根据所述矩阵互相关结果进行矩阵互相关计算结果的累加，得到矩阵互相关累加结果；

所述进行矩阵自相关计算结果的累加和进行矩阵互相关计算结果的累加采用分时复用的方式进行。

10.根据权利要求7或8所述的干扰噪声序列矩阵相关计算方法，其特征在于，所述根据获取到的天线数据执行噪声项计算包括：同步计算不同天线产生的天线数据。

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