CN102176204B - 一种输入和输出数据的设备 - Google Patents

Abstract

本发明公开了一种输入和输出数据的方法和设备，属于电子领域。该方法包括接收输入的数据，将所述数据缓存到同步动态随机存储器的第一分区和第二分区，所述第一分区缓存满一行数据后，将数据缓存到所述第二分区，并在所述第二分区缓存满一行数据后继续缓存到所述第一分区，依次循环进行缓存；逐行输出所述第一分区缓存的所有数据后，输出所述第二分区缓存的数据。本发明通过将数据分别缓存到第一分区和第二分区，从而能够将缓存的数据隔行输出，达到了单独输出奇场数据和偶场数据的效果；另外，采用SDRAM缓存数据降低了芯片成本。

Description

一种输入和输出数据的设备

技术领域

本发明涉及电子领域，特别涉及一种输入和输出数据的方法和设备。

背景技术

视频设备通常具有采集数据和输出数据的功能，将采集的数据以一定的速率输出，显示给用户。对视频设备中的视频图像进行回放时，由于输入视频设备的数据的速率与视频设备输出数据的速率不同，在回放视频图像时容易出现回放空白或视频堵塞的情况，因此要对输入和输出数据的方式进行控制。

现有输入和输出数据时，将输入的数据逐行缓存到视频设备的SRAM（StaticRAM，静态随机存储器），并将缓存的数据逐行输出。

在实现本发明的过程中，发明人发现现有技术至少存在以下问题：现有技术逐行输出缓存到视频设备的SRAM中的数据，若要获取隔行数据时，还需要对输出的数据进行二次处理，对数据的处理能力较弱，另外SRAM在芯片内的面积很大，大大提高了芯片的成本。

发明内容

为了输出隔行数据并降低芯片的成本，本发明实施例提供了一种输入和输出数据的方法和设备。所述技术方案如下：

一种输入和输出数据的方法，所述方法包括：

接收输入的数据，将所述数据缓存到同步动态随机存储器的第一分区和第二分区，所述第一分区缓存满一行数据后，将数据缓存到所述第二分区，并在所述第二分区缓存满一行数据后继续缓存到所述第一分区，依次循环进行缓存；

逐行输出所述第一分区缓存的所有数据后，输出所述第二分区缓存的数据。

进一步地，所述方法还包括：

所述第一分区和所述第二分区缓存的数据之和大于预设的第一阈值时，将输入的数据切换到第三分区和第四分区进行缓存；

逐行输出所述第三分区缓存的所有数据后，输出所述第四分区缓存的数据。

其中，所述第三分区和所述第四分区输出的数据之和大于第二阈值时，根据所述第一分区和所述第二分区缓存的数据之和与第一阈值的关系确定继续输出数据的分区。

其中，所述第一分区和所述第二分区的行地址相同，所述第三分区和所述第四分区的行地址相同，且所述第一分区和所述第二分区的行地址小于所述第三分区和所述第四分区的行地址；所述第一分区和所述第三分区的行地址的最高位相同，所述第二分区和所述第四分区的行地址的最高位相同。

具体地，所述数据具体包括像素，所述预设的第一阈值具体包括分区缓存的像素满一帧；

相应地，所述第一分区和所述第二分区缓存的数据之和大于预设的第一阈值时，将输入的数据切换到所述第三分区和所述第四分区进行缓存，具体包括：

所述第一分区和所述第二分区缓存的像素满一帧时，将输入的像素缓存到所述第三分区和所述第四分区，同时所述第一分区和所述第二分区输出像素。

具体地，所述数据具体包括像素，所述预设的第二阈值具体包括分区输出的像素满一场，所述预设的第一阈值具体包括分区缓存的像素满一帧；

相应地，所述第三分区和所述第四分区输出的数据之和大于预设的第二阈值时，根据所述第一分区和所述第二分区缓存的数据之和与第一阈值的关系确定继续输出数据的分区具体包括：

所述第三分区和所述第四分区输出的像素满一场时，根据所述第一分区和所述第二分区缓存的像素是否满一帧确定输出下一场像素的分区，若所述第一分区和所述第二分区缓存的像素满一帧，则所述第一分区和所述第二分区输出下一场像素，否则继续由所述第三分区和所述第四分区输出下一场像素。

本发明实施例还提供了一种控制输入和输出数据的设备，具体包括输入列地址控制单元，输入BANK控制单元，输入行地址控制单元，输出列地址控制单元，输出BANK控制单元和输出行地址控制单元；

所述输入列地址控制单元，用于将数据逐行缓存到同步动态随机存储器的第一分区和第二分区；

所述输入BANK控制单元，连接所述输入列地址控制单元，用于控制数据在第一分区缓存满一行后，切换到第二分区进行缓存；

所述输入行地址控制单元，连接所述BANK控制单元，用于控制数据逐行输入到第一分区和第二分区中；

所述输出列地址控制单元，连接所述输入列地址控制单元，用于控制所述第一分区和第二分区输出数据；

所述输出行地址控制单元，连接所述输出列地址控制单元，用于逐行输出所述第一分区和所述第二中的数据；

所述输出BANK控制单元，连接所述输出行地址控制单元，用于控制逐行输出所述第一分区的所有数据后输出所述第二分区的数据，或控制逐行输出所述第三分区的所有数据后输出所述第四分区的数据。

进一步地，所述输入行地址控制单元还包括：若所述第一分区和所述第二分区缓存的数据之和大于第一阈值时，将输入的数据切换到第三分区和第四分区进行缓存；

所述输出行地址控制单元还包括：若所述第三分区和所述第四分区输出的数据之和大于第二阈值时，根据所述第一分区和所述第二分区缓存的数据之和与第一阈值的关系确定继续输出数据的分区；

所述输出BANK控制单元还包括：逐行输出所述第三分区缓存的所有数据后，输出所述第四分区缓存的数据。

具体地，所述输入列地址控制单元具体包括第一计数子单元、第一清零子单元和第一进位子单元；所述第一计数子单元用于预设第一计数位，并对输入的数据进行计数得到第一计数值；所述第一清零子单元用于当第一计数子单元得到的第一计数值大于预设的第一计数位时进行清零操作，以使第一计数子单元重新进行计数操作；所述第一进位子单元用于当第一计数子单元得到的第一计数值大于预设的第一计数位时，将进位后的第一计数值的最高位输入到第二计数子单元，以使数据逐行缓存到第一分区和第二分区；

所述输入BANK控制单元具体包括第二计数子单元、第二清零子单元和第二进位子单元；所述第二计数子单元用于预设第二计数位，根据输入列地址控制单元中的第一进位子单元输入的第一计数值的最高位进行计数得到第二计数值；所述第二清零子单元用于第二计数子单元得到的第二计数值大于预设的第二计数位时进行清零操作，以使第二计数子单元重新进行计数操作；所述第二进位子单元用于当第二计数子单元得到的第二计数值大于预设的第二计数位时，将进位后的第二计数值输入到第三计数子单元，以使在第一分区缓存满一行数据后，切换到第二分区进行缓存；

所述输入行地址控制单元具体包括第三计数子单元、第三清零子单元和第三进位子单元；所述第三计数子单元用于预设第三计数位，并对输入数据的行数进行计数得到第三计数值；所述第三清零子单元用于当第三计数子单元得到的第三计数值大于预设的第三计数位时进行清零操作，以使第三计数子单元重新进行计数操作；所述第三进位子单元用于当第三计数值大于预设的第三计数位时，以使输入的数据切换到第三分区和第四分区进行缓存。

具体地，所述输出列地址控制单元具体包括第四计数子单元、第四清零子单元和第四进位子单元；所述第四计数子单元用于预设第四计数位，并控制第一分区和第二分区输出数据；所述第四清零子单元用于当第四计数子单元得到的第四计数值大于预设的第四计数位时进行清零操作，以使第四计数子单元重新进行计数操作；所述第四进位子单元用于当第四计数子单元得到的第四计数值大于预设的第四计数位时，将进位后的第四计数值输入到第五计数器；

所述输出行地址控制单元具体包括第五计数子单元、第五清零子单元和第五进位子单元；所述第五计数子单元用于预设第五计数位，根据第四计数值将输出的数据进行计数得到第五计数值；所述第五清零子单元用于当第五计数子单元得到的第五计数值大于预设的第五计数位时进行清零操作；所述第五进位子单元用于当第五计数值大于预设第五计数位时，判断第一分区和第二分区缓存的数据是否大于第一阈值，以确定输出下一场数据的分区；

所述输出BANK控制单元具体包括第六计数子单元、第六清零子单元和第六进位子单元；所述第六计数子单元用于预设第六计数位，根据输出行地址控制单元输入的第五计数值的最高位进行计数得到第六计数值；所述第六清零子单元用于当第六计数值大于预设的第六计数位时执行清零操作；所述第六进位子单元用于当第六计数值大于预设的第六计数位时切换输出数据的分区。

本发明实施例提供的技术方案带来的有益效果是：通过将输入的数据在SDRAM（Synchronous Dynamic Random Access Memory，同步动态随机存储器）的第一分区和第二分区进行缓存，并逐行输出第一分区的所有数据后，输出第二分区的数据，从而能够将缓存的数据隔行输出，达到了单独输出奇场数据或偶场数据的效果；另外，由于采用了SDRAM缓存数据，降低了芯片成本。

附图说明

图1是本发明实施例1中提供的输入和输出数据的方法流程图；

图2是本发明实施例2中提供的输入和输出数据的方法流程图；

图3是本发明实施例2中提供的SDRAM的结构示意图；

图4是本发明实施例3中提供的控制输入和输出数据的设备的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

实施例1

参见图1，本发明实施例提供了一种输入和输出数据的方法，具体包括：

步骤101：接收输入的数据，将所述数据缓存到第一分区和第二分区，具体地，所述第一分区缓存满一行数据后，将数据缓存到所述第二分区，并在所述第二分区缓存满一行数据后继续缓存到所述第一分区，依次循环进行缓存；

步骤102：逐行输出所述第一分区缓存的所有数据后，输出所述第二分区缓存的数据。

本实施例提供的输入和输出数据的方法，通过将输入的数据在SDRAM的第一分区和第二分区进行缓存，并逐行输出第一分区的所有数据后，输出第二分区的数据，从而能够将缓存的数据隔行输出，达到了单独输出奇场数据或偶场数据的效果；同时，由于采用了SDRAM缓存数据，降低了芯片成本；另外对于同一个分区，既能缓存数据也能输出数据，提高了每个分区的利用率，提高了输出数据的效率，实现了缓存数据的速率和输出速率不匹配时的稳定输出，保证了数据输出的连续性和实时性。

实施例2

本实施例采用SDRAM缓存并输出数据，该SDRAM有2个BANK，实际应用中，可以采用一片至少16Mb的16位SDRAM，如采用IS42VS16100E芯片，该IS42VS16100E芯片是一片521K Words x 16Bits x 2Banks的SDRAM。它有两个Bank，每个Bank有2048行（行地址0x0-0x7FF），每行有256列(列地址0x0-0xFF)存储单元。每个存储单元为16bit。

为了保证数据输出的连续性和实时性，本实施例根据SDRAM的行地址对SDRAM进行分区，分为4个区域：第一分区A0、第二分区A1、第三分区B0、第四分区B1，参见图2，其中，第一分区A0、第二分区A1统称A区，第三分区B0、第四分区B1统称B区，第一分区A0、第三分区B0统称0区，第二分区A1、第四分区B1统称1区，具体地，本实施例中以采用IS42VS16100E芯片为例进行说明，可以将行地址0x0-0x3FF分为A区，行地址0x400-0x7FF分为B区，Bank0为0区，Bank1为1区，本实施例中的数据具体包括像素。

参见图3，本发明实施例提供了一种输入和输出数据的方法，具体包括：

步骤201：接收输入的像素，并将像素依序缓存到A0区和A1区，并同时由B0区和B1区输出像素；

针对该步骤，本实施例具体根据分区的行地址依序缓存像素，将输入的像素依序缓存到A区的0行（A0区的0行，A1区的0行），A区的1行（A0区的1行，A1区的1行），A区的2行（A0区的2行，A1区的2行）……也就是说首先缓存到A0区的0行，A1区的1行，并依序缓存到A0区的1行，A1区的1行等，从而将输入的像素依序缓存到A区。

步骤202：A区缓存的像素满一帧时，将输入的像素缓存到B0区和B1区，并同时通过A0区和A1区输出像素；

针对该步骤，本实施例中设定第一阈值具体包括分区缓存的像素满一帧；本实施例设定A区缓存的像素满一帧时，将输入的像素缓存到B区，是为了在分区缓存的像素已满一帧时，输出该帧的像素。

该步骤中B区中缓存像素的方式与上述步骤201在A区中缓存像素的方法相同，也是根据分区的行地址依序缓存像素，即将输入的像素依序缓存到B区的0行，B区的1行，B区的2行……此处不再赘述。

步骤203：分区输出的像素满一场时，根据另一分区缓存的像素是否满一帧确定输出下一场像素的分区。

针对该步骤，本实施例设定第二阈值具体包括分区输出的像素满一场；具体地，分区输出的像素满一场时，根据另一分区缓存的像素是否满一帧确定输出下一场像素的分区具体包括：

在步骤201中B区输出的像素满一场的条件下，若A区缓存的像素满一帧时，则A区输出下一场像素，若A区缓存的像素不满一帧，则B区继续输出下一场像素。或，

在步骤202中A区输出的像素满一场的条件下，若B区缓存的像素满一帧时，则B区输出下一场像素，若B区缓存的像素不满一帧，则A区继续输出下一场像素。

本实施例中根据分区缓存的像素是否满一帧，确定输出下一场像素的分区的意义是：在分区输出的像素满一场时，若另一分区缓存的像素满一帧，则表明另一分区中新的一帧已经准备好，则另一分区输出下一场像素，否则继续由当前分区输出下一场像素。

例如，对于步骤201中，若A区缓存的像素满一帧，则表明A区中新的一帧已经准备好，在此条件下，若B区输出完整一场后，即切换到另一区（A区）输出下一场像素，切换的同时，A区缓存的像素已经不满一帧；同理，对于步骤202中，若B区缓存的像素满一帧，则表明B区中新的一帧已经准备好，在此条件下，若A区输出完整一场后，即切换到另一区（B区）输出下一场，切换的同时，  B区缓存的像素已经不满一帧。

本实施例中接收逐行输入的像素，并将接收的像素根据奇偶场隔行输出，实现了视频采集设备逐行将像素输入到SDRAM中，而回放设备隔行输出像素的转换。

对于像素的输入，将输入的第0行像素输入到0区（A0或B0），第1行输入到1区，第2行输入到0区，第3行输入到1区……如此逐行切换。即，0区缓存偶行像素，1区缓存奇行像素。

对于像素的输出，在输出状态机的控制下，通过A0区或B0区依次将整个0区的像素输出，完成偶场的输出，再通过A1区或B1区依次将整个1区输出奇场……如此切换，依次输出奇偶场。

本实施例提供的方法，通过将输入的数据在第一分区和第二分区缓存，并逐行输出所述第一分区缓存的所有数据后，输出所述第二分区缓存的数据，从而能够将缓存的数据隔行输出，达到了单独输出奇场数据或偶场数据的效果，满足了只针对奇场数据或偶场数据的回放设备的需求；同时，由于采用了SDRAM缓存数据，降低了芯片成本；另外对于同一个分区，既能缓存数据也能输出数据，提高了每个分区的利用率，也提高了输出数据的效率，实现了缓存数据的速率和输出速率不匹配时的稳定输出，保证了数据输出的连续性和实时性。

实施例3

参见图4，本发明实施例提供了一种控制输入和输出数据的设备，具体包括输入列地址控制单元301，输入BANK控制单元302，输入行地址控制单元303，输出列地址控制单元304，输出BANK控制单元305和输出行地址控制单元306，其中：

输入列地址控制单元301，用于将数据缓存到同步动态随机存储器的第一分区和第二分区；

输入BANK控制单元302，连接所述输入列地址控制单元301，用于控制数据在第一分区缓存满一行后，切换到第二分区进行缓存；

输入行地址控制单元303，连接所述BANK控制单元302，用于控制数据逐行输入到第一分区和第二分区中；

输出列地址控制单元304，连接所述输入列地址控制单元301，用于控制所述第一分区和第二分区输出数据；

输出行地址控制单元305，连接所述输出列地址控制单元304，用于逐行输出所述第一分区和所述第二分区中的数据；

输出BANK控制单元306，连接所述输出行地址控制单元305，用于控制逐行输出所述第一分区的所有数据后输出所述第二分区的数据。

具体地，本实施例中的缓存是指时间上的缓，如在某一时刻，当前帧数据输入到第一分区或第二分区，此处从第三分区或第四分区输出的是前一帧的数据。而这前一帧的数据，是在前一时刻缓存到第三分区或第四分区的。也就是说随着时间的前进，当前帧被轮流地缓存到第一分区和第二分区，第三分区和第四分区，而输出也是轮流地从第三分区和第四分区、第一分区和第二分区输出。

在某个时刻，将数据缓存到第一分区和第二分区，同时，此时由第三分区和第四分区输出之前已经缓存到第三分区和第四分区的数据，而对于以后的某个时刻，可能将数据切换到第三分区和第四分区进行缓存数据，同时，此时由第一分区和第二分区输出之前已经缓存到第一分区和第二分区的数据。对于某个分区，在某个时刻是用于缓存输入的数据的，而在另一个时刻，该分区可能是用于输出缓存数据的，因而，对于分区而言，既能缓存数据，也能输出数据。

本实施例以将数据缓存到第一分区和第二分区为例进行说明，同理也可以将数据缓存到第三分区和第四分区，具体实施方式与上述实施例类似，此处不再赘述。具体地，下面对输入列地址控制单元，输入BANK控制单元，输入行地址控制单元，输出列地址控制单元，输出BANK控制单元，输出行地址控制单元的结构进行详细说明；

输入列地址控制单元301具体包括第一计数子单元、第一清零子单元和第一进位子单元，第一计数子单元用于预设第一计数位，并对输入的数据进行计数得到第一计数值；第一清零子单元用于当第一计数子单元得到的第一计数值大于预设的第一计数位时进行清零操作，以使第一计数子单元重新进行计数操作；第一进位子单元用于当第一计数子单元得到的第一计数值大于预设的第一计数位时，将进位后的第一计数值的最高位输入到第二计数子单元，以使数据逐行缓存到第一分区和第二分区。

实际应用中，本实施例输入列地址控制单元的第一计数器预设8位计数位，初始化输入时，输入的像素缓存到A0区，当第一计数值为8时执行进位操作，表示此时A0区的已缓存满一行，像素切换到A1区进行缓存，并重复执行计数操作和进位操作。若初始输入的像素缓存到B0区，则当第一计数值为8时执行进位操作，像素切换到B1区进行缓存，并重复执行计数操作和进位操作。

输入BANK控制单元302具体包括第二计数子单元、第二清零子单元和第二进位子单元；第二计数子单元用于预设第二计数位，根据输入列地址控制单元中的第一进位子单元输入的第一计数值的最高位进行计数得到第二计数值；第二清零子单元用于当第二计数子单元得到的第二计数值大于预设的第二计数位时进行清零操作，以使第二计数子单元重新进行计数操作；第二进位子单元用于当第二计数子单元得到的第二计数值大于预设的第二计数位时，将进位后的第二计数值输入到第三计数子单元，以使在第一分区缓存满一行数据后，切换到第二分区进行缓存。

实际应用中，本实施例在输入BANK控制单元中预设1位计数位，初始化输入时，输入的像素缓存到0区，输入行地址控制单元执行进位操作后，输入的像素缓存到1区，当第二计数值为1时执行进位操作，表示1区已缓存满一行，开始将像素缓存到0区的下一行，并重复执行计数操作和进位操作。

输入行地址控制单元303具体包括第三计数子单元、第三清零子单元和第三进位子单元，第三计数子单元用于预设第三计数位，并对输入像素的行数进行计数得到第三计数值；第三清零子单元用于当第三计数子单元得到的第三计数值大于预设的第三计数位时进行清零操作，以使第三计数子单元重新进行计数操作；第三进位子单元用于当第三计数值大于预设的第三计数位时，以使数据的数据切换到第三分区和第四分区进行缓存。

实际应用中，本实施例输入列地址控制单元的第三计数器中预设10位计数位，初始化输入时，将输入的像素缓存到A0区的第1行，当第三计数值为10时执行进位操作，表示此时已缓存满一场，开始切换到另一场，即将像素切换到B0区进行缓存。

输出列地址控制单元304具体包括第四计数子单元、第四清零子单元和第四进位子单元；第四计数子单元用于预设第四计数位，并控制第一分区和第二分区输出数据；第四清零子单元用于当第四计数子单元得到的第四计数值大于预设的第四计数位时进行清零操作，以使第四计数子单元重新进行计数操作；第四进位子单元用于当第四计数子单元得到的第四计数值大于预设的第四计数位时，将进位后的第四计数值输入到输出行地址控制单元的第五计数器。

实际应用中，本实施例输出列地址控制单元的第四计数器预设8位计数位，初始化输出B0区的第1行像素，当第四计数值为8时执行进位操作，表示此时已输出B0区的第1行像素，开始输出B0区的第2行像素；

输出行地址控制单元305具体包括第五计数子单元、第五清零子单元和第五进位子单元；第五计数子单元用于预设第五计数位，根据第四计数值将输出的数据进行计数得到第五计数值；第五清零子单元用于当第五计数子单元得到的第五计数值大于预设的第五计数位时进行清零操作；第五进位子单元用于当第五计数值大于预设第五计数位时，判断第一分区和第二分区缓存的数据是否大于第一阈值，以确定输出下一场数据的分区；

实际应用中，本实施例输出行地址控制单元的第五计数器中预设10位计数位，初始化输出时，先输出第1行的像素，当第五计数值为10时执行进位操作，表示此时已输出一场，根据第一分区和第二分区缓存的数据是否大于第一阈值，确定是否要切换到另一分区进行输出，若第一分区和第二分区缓存的数据大于第一阈值，则切换到另一分区进行输出，否则继续在当前分区输出像素。

输出BANK控制单元306具体包括第六计数子单元、第六清零子单元和第六进位子单元；第六计数子单元用于预设第六计数位，根据输出行地址控制单元输入的第五计数值的最高位进行计数得到第六计数值；第六清零子单元用于当第六计数值大于预设的第六计数位时执行清零操作；第六进位子单元用于当第六计数值大于预设的第六计数位时切换输出数据的分区。

实际应用中，本实施例初始化输出B0区的像素，当输出BANK控制单元执行进位操作时，控制输出B1区的像素。

本实施例提供的设备，通过在输入列地址控制单元缓存输入的数据，并逐行输出所述第一分区缓存的所有数据后，输出所述第二分区缓存的数据，从而能够将缓存的数据隔行输出，达到了单独输出奇场数据或偶场数据的效果，满足了只针对奇场数据或偶场数据的回放设备的需求；同时，由于采用了SDRAM缓存数据，降低了芯片成本；另外对于同一个分区，既能缓存数据也能输出数据，提高了每个分区的利用率，也提高了输出数据的效率，实现了缓存数据的速率和输出速率不匹配时的稳定输出，保证了数据输出的连续性和实时性。

以上实施例提供的技术方案中的全部或部分内容可以通过软件编程实现，其软件程序存储在可读取的存储介质中，存储介质例如：计算机中的硬盘、光盘或软盘。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种控制输入和输出数据的设备，其特征在于具体包括输入列地址控制单元，输入BANK控制单元，输入行地址控制单元，输出列地址控制单元，输出BANK控制单元和输出行地址控制单元；

所述输入列地址控制单元，用于将数据逐行缓存到同步动态随机存储器的第一分区和第二分区；

所述输入BANK控制单元，连接所述输入列地址控制单元，用于控制数据在第一分区缓存满一行后，切换到第二分区进行缓存；

所述输入行地址控制单元，连接所述BANK控制单元，用于控制数据逐行输入到第一分区和第二分区中；

所述输出列地址控制单元，连接所述输入列地址控制单元，用于控制所述第一分区和第二分区输出数据；

所述输出行地址控制单元，连接所述输出列地址控制单元，用于逐行输出所述第一分区和所述第二分区中的数据；

所述输出BANK控制单元，连接所述输出行地址控制单元，用于控制逐行输出所述第一分区的所有数据后输出所述第二分区的数据；

其中，所述输入列地址控制单元具体包括第一计数子单元、第一清零子单元和第一进位子单元；所述第一计数子单元用于预设第一计数位，并对输入的数据进行计数得到第一计数值；所述第一清零子单元用于当第一计数子单元得到的第一计数值大于预设的第一计数位时进行清零操作，以使第一计数子单元重新进行计数操作；所述第一进位子单元用于当第一计数子单元得到的第一计数值大于预设的第一计数位时，将进位后的第一计数值的最高位输入到第二计数子单元，以使数据逐行缓存到第一分区和第二分区；

所述输入BANK控制单元具体包括第二计数子单元、第二清零子单元和第二进位子单元；所述第二计数子单元用于预设第二计数位，根据输入列地址控制单元中的第一进位子单元输入的第一计数值的最高位进行计数得到第二计数值；所述第二清零子单元用于根据第二计数子单元得到的第二计数值大于预设的第二计数位时进行清零操作，以使第二计数子单元重新进行计数操作；所述第二进位子单元用于当第二计数子单元得到的第二计数值大于预设的第二计数位时，将进位后的第二计数值输入到第三计数子单元，以使在第一分区缓存满一行数据后，切换到第二分区进行缓存；

所述输入行地址控制单元具体包括第三计数子单元、第三清零子单元和第三进位子单元；所述第三计数子单元用于预设第三计数位，并对输入数据的行数进行计数得到第三计数值；所述第三清零子单元用于当第三计数子单元得到的第三计数值大于预设的第三计数位时进行清零操作，以使第三计数子单元重新进行计数操作；所述第三进位子单元用于当第三计数值大于预设的第三计数位时，以使输入的数据切换到第三分区和第四分区进行缓存。

2.如权利要求1所述的设备，其特征在于，所述输入行地址控制单元还包括：若所述第一分区和所述第二分区缓存的数据之和大于第一阈值时，将输入的数据切换到第三分区和第四分区进行缓存；

所述输出行地址控制单元还包括：若所述第三分区和所述第四分区输出的数据之和大于第二阈值时，根据所述第一分区和所述第二分区缓存的数据之和与第一阈值的关系确定继续输出数据的分区；

所述输出BANK控制单元还包括：逐行输出所述第三分区缓存的所有数据后，输出所述第四分区缓存的数据。

3.如权利要求1或2所述的设备，其特征在于，所述输出列地址控制单元具体包括第四计数子单元、第四清零子单元和第四进位子单元；所述第四计数子单元用于预设第四计数位，并控制第一分区和第二分区输出数据；所述第四清零子单元用于当第四计数子单元得到的第四计数值大于预设的第四计数位时进行清零操作，以使第四计数子单元重新进行计数操作；所述第四进位子单元用于当第四计数子单元得到的第四计数值大于预设的第四计数位时，将进位后的第四计数值输入到第五计数器；

所述输出行地址控制单元具体包括第五计数子单元、第五清零子单元和第五进位子单元；所述第五计数子单元用于预设第五计数位，根据第四计数值将输出的数据进行计数得到第五计数值；所述第五清零子单元用于当第五计数子单元得到的第五计数值大于预设的第五计数位时进行清零操作；所述第五进位子单元用于当第五计数值大于预设第五计数位时，判断第一分区和第二分区缓存的数据是否大于第一阈值，以确定继续输出数据的分区；

所述输出BANK控制单元具体包括第六计数子单元、第六清零子单元和第六进位子单元；所述第六计数子单元用于预设第六计数位，根据输出行地址控制单元输入的第五计数值的最高位进行计数得到第六计数值；所述第六清零子单元用于当第六计数值大于预设的第六计数位时执行清零操作；所述第六进位子单元用于当第六计数值大于预设的第六计数位时切换输出数据的分区。

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