CN102111329A - 基于嵌入式高速收发器的校准逻辑系统 - Google Patents

Abstract

本发明公开了一种基于嵌入式高速收发器的校准逻辑系统，包括多组捆绑式高速收发器对，其中，高速收发器对中包括在训练序号控制下输出高速串行数据的发送电路以及接收高速串行数据且完成校准逻辑的接收电路，其中，所述发送电路包括依序相连接的训练序列单元、多路复用门、缓冲器、8B/10B编码器、去偏斜校正缓冲器以及高速端口，所述接受电路包括依序相连接的高速收发器模块、COMMA检测模块、编码检测模块、8B/10B解码器以及队列模块。本发明优点在于校准逻辑可满足上电自校准的需求，且能够普遍应用到不同的嵌入式芯片组配置，可确保实现可靠且准确的数据传输；以及可补偿捆绑式高速收发器的频率差，校准过程简单，实用性强。

Description

基于嵌入式高速收发器的校准逻辑系统

技术领域

本发明涉及高速收发器技术领域，尤其涉及与应用在交换结构芯片或者网络处理器芯片中的嵌入式高速收发器。

背景技术

目前，作为信号转换设备的高速收发器(SERDES)由于具有灵活性、易用性以及损耗小等优点，其运用范围十分广泛，覆盖通讯、计算机、工业和储存等领域，且常运用在芯片与芯片/模块之间或者在背板/电缆上传输大量数据的系统中。

不过，由于高速收发器存在难以校对通过多个捆绑式收发器的数据的困难，其在常规系统配置仍面临技术上的局限性。

进一步，虽然随着嵌入式高速收发器在交换结构芯片或者网络处理器芯片中的应用，其系统设计的复杂程度已经得到显著降低，然而，为了增加数据带宽，多个收发器必须捆绑在一起，形成单一的逻辑端口。例如，为了满足万兆以太网(10GbE)对数据速率12.5Gbps的需求，需要用四个且每个数据速率为3.125Gbps的收发器来提供10Gbps的数据速率，其中存在有20％的8b/10b编码开销。

参照图1所示，其为嵌入式高速捆绑式收发器与一个交换结构芯片组连接的示意图，在该图1中，交换结构芯片组为QQ80802SF，在该QQ80802SF中包含一个交换卡(有16个高速收发器对)，且每一个高速收发器对连接到对应线卡上的队列管理芯片QQ80801QM，即图1中所示，每两个高速收发器捆绑到队列管理芯片QQ80801QM的一个逻辑端口，并提供5Gbps或6.25Gbps数据速率应用，其中每个高速收发器具有2.5Gbps或者3.125Gbps的带宽。

对于上述，由于高速收发器本身配置和操作的特点，每个高速收发器接收端恢复的时钟信号与其它高速收发器恢复的时钟信号相比，有不同的时钟相位，故，在捆绑的高速收发器中，需要用链路对齐的方式来校准时钟相位，进一步，通过使用数据时钟便能够读出高速收发器串并转换后的捆绑数据。

因此，对于高速收发器在交换结构芯片或者网络处理器芯片的应用中，通常一个校准操作需要在两个捆绑的高速收发器之间进行，且需要在交换结构芯片组应用的每个方向都构建一个逻辑端口，旨在利用校准逻辑实现多通道高速收发器间的校准操作，又，由于线卡上的队列管理芯片和交换结构芯片组上的转换结构之间存在着频率差，校准逻辑补偿了两者之间的频率差。在实际操作中，允许两者之间存在+\-600ppm的频率差。

另外，在图1所示的交换结构芯片组中，每个高速收发器的数据速率是2.5Gbps或者3.125Gbps，故两个捆绑高速收发器对的总数据速率为5Gbps或6.25Gbps，但是，由于每个高速收发器的时钟相位不同，所以每个高速收发器上的数据也将会发生改变，那么实际操作中，上述校准逻辑还必须重新对该些数据进行校准，以确保捆绑在一起的高速收发器上的所有数据都能够在同一时钟相位到达。如果其中任何一方传输或者接收的数据出现错误，那么该两个捆绑高速收发器对就需要进行重新校准，以确保后续接收或者传输的数据不会丢失。

进一步，由于任何高速收发器都有可能出现链路错误，而该错误的原因多是因为操作条件的改变而造成，如不可预知的温度、电源系统、辐射以及人为错误等，故，为了确保可靠准确的数据传输，势必需要在实际的数据通讯或交换结构设计中加入恢复协议，以确保各高速收发器的数据流都能准确无误的传输。

综上所述，虽然所述嵌入式高速捆绑式收发器中校准逻辑高速收发器在交换结构芯片或者网络处理器芯片的应用具有一定数据校准能力，但是其配置却大大增加了校准的复杂性和功能性，且无法确保数据传输的可靠性和准确性。

发明内容

基于现有技术存在的问题，本发明的主要目的在于提供一种校准过程简单，且在数据传输时保持高可靠性和准确性的基于嵌入式高速收发器的校准逻辑系统。

为了实现上述目的，本发明采用了下述技术方案：

本发明通过改进捆绑式收发器链路恢复过程和算法来校准控制逻辑，且该校准逻辑系统能够普遍应用到任何不同类型的嵌入式芯片设计和高速数据通讯系统中。该所述系统包括多组捆绑式高速收发器对，该所述高速收发器对中包括在训练序号控制下输出高速串行数据的发送电路以及接收高速串行数据且完成校准逻辑的接收电路，其中，所述发送电路包括依序相连接的训练序列单元、多路复用门、缓冲器、8B/10B编码器、去偏斜校正缓冲器以及高速端口，所述接受电路包括依序相连接的高速收发器模块、COMMA检测模块、编码检测模块、8B/10B解码器以及队列模块。

进一步，所述发送电路还包括模拟模块，该模拟模块分别连接去偏斜校正缓冲器和高速端口；强制校准装置。且该强制校准装置连接于多路复用门。

所述缓冲器为先入先出队列缓冲器。

此外，所述接收电路还包括不一致检测模块，该模块分别与COMMA检测模块和8B/10B解码器相连。

本发明所述具有以下优点：

1)校准逻辑满足上电自校准的需求，且能够普遍应用到不同的嵌入式芯片组配置，可确保实现可靠且准确的数据传输；

2)校准逻辑可补偿捆绑式高速收发器的频率差，校准过程简单，实用性强。

附图说明

图1是嵌入式高速捆绑收发器与交换结构连接的示意图；

图2是以一对捆绑式高速收发器对为例的基于嵌入式高速收发器的校准逻辑系统的结构示意图；

图3为所述发送电路的功能框图；

图4为所述接收电路的功能框图。

具体实施

下面结合附图以及具体实施例来对本发明所述基于嵌入式高速收发器的校准逻辑系统作进一步的详细说明。

参见图2所示，为以一对捆绑式高速收发器对为例的基于嵌入式高速收发器的校准逻辑系统的结构示意图，其中，高速收发器A和高速收发器B都有一个发送端口TX和一个接收端口RX，由于这两个收发器的时钟相位不同，因此每个收发器上通过的数据均会存在偏斜。因此为了消除偏斜以及确保通过两个捆绑高速收发器通道上数据以相同的时钟相位到达，需要对高速收发器上的校准逻辑进行启动，进行校准操作。

在本发明中，任何一端在接收数据或者发送数据的过程中出错，该高速收发器上的校准逻辑会启动校准操作，重新调整数据时钟，确保下一个被收发的数据不会丢失。

系统初始化时，例如上电或者硬件重启的过程，高速收发器A和B中校准逻辑自动会启动校准操作，在本发明中所述的校准逻辑能利用高速收发器内部的锁相环(PLL)生成锁相数据。其中，当高速收发器A或B自身的锁相环被锁定时，校准逻辑便会启动校准操作，进一步一个训练序列被发送到对端，比如高速收发器A发送训练序列到高速收发器B，反之亦然。然后两个通道传输数据被对齐，频率差亦可以得到补偿。

此外，在本发明校准逻辑在上电时，是通过检测锁相环是否锁定，来进一步确定是否需要启动上电校准操作，只有当确定高速收发器内部的锁相环被锁定后，校准逻辑才会去检查是否有一个稳定的时钟在运行，进而在确定有稳定的时钟在运作后，校准逻辑通过发送校准使能信号来启动校准操作。

而在正常运行时，当检测到连接错误(link error)，校准使能信号置为有效，从而启动基于通信协议的校准操作，在该中情况下，高速接收器A和B通过检测链路协议发现数据错误时(可能是ECC、CRC、8b/10b、不一致性或奇偶校准误差)，校准操作就会启动。其中，且依据特定的校准链路协议，高速收发器可以通过发送信号来启动校准操作。具体应用时，依据系统状态或者系统使用者的判断，亦可以提供一个由外部命令强制实施的强制校准装置。

另外，在本发明中了进一步强化校准操作，会在校准操作中生成训练序列，然后发送到校准逻辑的对端，在本发明所述实施例中，每个捆绑式高速收发器链路上具有四个连接的数据序列“K28.5 D21.5 K28.5 D21.5”。

进一步，本发明所述基于嵌入式高速收发器的校准逻辑系统可实现对捆绑式高速收发器对之间执行链路校准以及补偿高速收发器和交换结构之间的频率差。

该所述系统包括多组捆绑式高速收发器对，且该所述高速收发器对中包括在训练序号控制下输出高速串行数据的发送电路以及接收高速串行数据且完成校准逻辑的接收电路，其中，所述发送电路包括依序相连接的训练序列单元、多路复用门、缓冲器、8B/10B编码器、去偏斜校正缓冲器以及高速端口，所述接受电路包括依序相连接的高速收发器模块、COMMA检测模块、编码检测模块、8B/10B解码器以及队列模块。

进一步，所述发送电路还包括模拟模块，该模拟模块分别连接去偏斜校正缓冲器和高速端口；强制校准装置。且该强制校准装置连接于多路复用门。

所述缓冲器为先入先出队列缓冲器。

此外，所述接收电路还包括不一致检测模块，该模块分别与COMMA检测模块和8B/10B解码器相连。

本发明的工作原理如下：

当上电或强制校准信号启动时，发送电路中的训练序列单元通过多路复用门发送控制序列，且控制数据通过缓冲器变成8比特位的数据，并依次经过8B/10B编码器和去偏斜校正缓冲器，最后在高速端口被串行发送给接收电路；接收电路接收发送电路发送的高速串行数据，且通过高速收发器模块解串并输出10比特位并行数据至COMMA检测模块中进行COMM字符检测，然后字符检测完的并行数据再送入编码检测模块和不一致检测模块中进行错误检测，最后通过8B/10B解码器送入弹性缓冲器中完成最终排列。

其中，当捆绑式链路中检测到上述K28.5 D21.5 K28.5 D21.5字节序列后，弹性缓冲器中的数据指针便会被比较，以检测每条捆绑式高速收发器链路之间的差异，如果存在差异则进行调整，并进一步在同一时钟下同一时间通过读取指针读出两条链路上的起始序列。

见图3所示，在本发明所述发送电路中，当上电或强制校准信号105启动时，训练序列单元中的训练序列被激活，且通过第一多路复用门110和第二多路复用门210发送控制序列，进一步控制序列数据通过第一缓冲器120和第二缓冲器220变成8位数据，并依次再经过第一8B/10B编码器130、第二8B/10B编码器230，第一去偏斜校正缓冲器140、第二去偏斜校正缓冲器240和模拟模块(图中未示)，最后在第一高速端口150和第二高速端口250被串行发送给接收电路。

再参见图4中所示，在本发明所述接收电路中，接收电路收到的高速串行数据310在第一高速收发器模块320和第二高速收发器模块420中被解串且输出10位并行数据流325；然后该并行数据流325进入第一COMMA检测模块330和第二COMMA检测模块430进行正COMMA字符检测，以使的并行数据流325字节对齐；随后该字节对齐的并行数据流325在第一编码检测模块335、第二编码检测模块435、第一不一致检测模块340以及第二不一致检测模块440进行错误验证；最后，通过错误验证的并行数据流325经过第一8B/10B解码器350和第二8B/10B解码器450后到达第一队列模块355和第二队列模块455，进一步再进入到弹性缓冲器360中，其中输出的即是所需的对齐并行数据。

在本发明具体应用中，由于训练序列是以序列K28.5作为起始，第一8B/10B解码器350和第二8B/10B解码器450在通常的8比特数据转换表里是找不到对应表项，故上述K28.5D21.5 K28.5 D21.5特殊字节在每个通道中是用来同步两个捆绑式高速收发器通道的数据，以使得该数据在弹性缓冲器360完成最终的排列。

以下是使用特定训练序列的原因：

所述训练序列包括代表COMMA字符的比特流(1111100)，以便在接收电路进行字节对齐，且在高速收发器的时钟恢复过程中，由于数据比特顺序通常被偏移了，因此进行比特对齐是必要的。

1)所述训练序列确保在接收电路有一个交替的运行时不一致。由于K28.5有两个极性的不一致，D21.5有一个中性的不一致，因此K28.5 D21.5 K28.5 D21.5各自会有一个独一无二的正COMMA序列(1111100)。这些独特的序列能被COMMA检测逻辑检测到，这也避免了检测不同极性的COMMA比特流的需要，从而简化了检测逻辑的设计；

2)发送四个连续的该序列提高了检测到训练序列的概率；

3)当捆绑的高速收发器检测和接收数据时，该训练序列能作为一个起始参考，且一旦高速收发器收到和检测该起始参考时，便会启动校准操作；

4)在弹性缓冲器360运行中，可通过删除一个K28.5 D21.5或者插入一个K28.5 D21.5，且该模式能进行频率差补偿；

进一步，对于本发明中所述频率差补偿而言，通过校准逻辑可以处理以下情形：接收电路的输出时钟没被用作该捆绑式高速收发器通道的恢复时钟，例如，补偿电路没被运行，两个时钟间的频率差导致了弹性缓冲器360的上溢或者下溢。以下为校准逻辑系统中针对频率差补偿的工作原理：

结合图4所示，如果弹性缓冲器360的读取时钟速度(CLK)快于写入时钟速度(RBC)，最终第一队列模块355和第二队列模块455变为空，从而进入错误状态。在这种错误状态发生之前，系统会对读取指针和写入指针之间的差异进行比较。当它们之间的差值高于特定的阀值时，则在检测到K28.5 D21.5之后会插入特定的序列，如K28.5D21.5，故通过这种方式，第一队列模块355和第二队列模块455将永远不会有下溢状态。

当弹性缓冲器360的读入时钟速度(CLK)低于写入时钟速度(RBC)时，最终第一队列模块355和第二队列模块455填满后会溢出。为了避免上述情形的发生，系统会对读取指针和写入指针之间的差异进行比较，当它们之间差值高于特定阀值时，逻辑电路会删除检测到的首个K28.5 D21.5序列，因此，第一队列模块355和第二队列模块455永远不会发生上溢状态，频率差补偿已完成。

具体应用中，可采用格雷码去比较读取指针和写入指针的差异，且避免多时钟域中存在的不确定性问题。在本发明中，频率补偿的行为，即插入一个字或者跳过一个字，只发生在被插在发送端TX的特定序列集，目的是用以后确保没有其它有用的字符被删除或者插入。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (5)

1.一种基于嵌入式高速收发器的校准逻辑系统，包括多组捆绑式高速收发器对，其特征在于，该所述高速收发器对中包括在训练序号控制下输出高速串行数据的发送电路以及接收高速串行数据且完成校准逻辑的接收电路，其中，所述发送电路包括依序相连接的训练序列单元、多路复用门、缓冲器、8B/10B编码器、去偏斜校正缓冲器以及高速端口，所述接受电路包括依序相连接的高速收发器模块、COMMA检测模块、编码检测模块、8B/10B解码器以及队列模块。

2.根据权利要求1所述基于嵌入式高速收发器的校准逻辑系统，其特征在于，所述发送电路还包括模拟模块，该模拟模块分别连接去偏斜校正缓冲器模块和高速端口。

3.根据权利要求1所述基于嵌入式高速收发器的校准逻辑系统，其特征在于，所述缓冲器为先入先出队列缓冲器。

4.根据权利要求1所述基于嵌入式高速收发器的校准逻辑系统，其特征在于，所述发送电路还包括强制校准装置。且该强制校准装置连接于多路复用门。

5.根据权利要求1所述基于嵌入式高速收发器的校准逻辑系统，其特征在于，所述接收电路还包括不一致检测模块，该模块分别与COMMA检测模块和8B/10B解码器相连。

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