CN102097431A

CN102097431A - 芯片及其静电放电保护元件

Info

Publication number: CN102097431A
Application number: CN2009102254336A
Authority: CN
Inventors: 苏郁迪; 徐中玓
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp; Nuvoton Technology Corp
Priority date: 2009-12-10
Filing date: 2009-12-10
Publication date: 2011-06-15
Anticipated expiration: 2029-12-10
Also published as: CN102097431B

Abstract

本发明实施例公开了一种静电放电保护元件，包括P型掺杂区、N型掺杂区、第一P+掺杂区、第一～第三N+掺杂区。N型掺杂区位于P型掺杂区中。第一P+掺杂区位于N型掺杂区中，用以电连接一焊垫。第一N+掺杂区位于P型掺杂区与N型掺杂区之间，且第一N+掺杂区的一部份位于N型掺杂区中，剩余部分则位于P型掺杂区中。第二、第三N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外，且分别电连接第一、第二电源轨线。其中第二N+掺杂区位于第一N+掺杂区与第三N+掺杂区之间。本发明实施例也揭示一种具有上述静电放电保护元件的芯片。本发明实施例所述的静电放电保护元件，可有效提高静电放电保护元件的保持电压，避免闩锁效应。

Description

芯片及其静电放电保护元件

技术领域

本发明涉及静电放电，尤其涉及一种静电放电保护元件。

背景技术

一般而言，静电放电的电压(或电流)较正常操作所需的电源电压(或电流)大出甚多。在实际使用环境中，各种来源的静电放电可能会冲击电子产品。当静电放电发生时，此突如其来的静电放电电流很可能会在瞬间将元件烧毁。

为克服上述问题，一般须在电路中安排一些静电放电保护电路，以有效隔离静电放电电流而避免元件损毁。其中，硅控整流器(silicon-controlledrectifier，SCR)保护电路为一种常用的静电放电保护电路。然而，目前硅控整流器保护电路在使用上会产生所谓的闩锁(latch-up)现象。因此，如何解决硅控整流器的闩锁现象为目前急需解决的问题。

发明内容

本发明实施例提供一种静电放电保护元件，可有效提高静电放电保护元件的保持电压，避免闩锁效应。

依照本发明一实施例，提出一种静电放电保护元件，包括一P型掺杂区、一N型掺杂区、一第一P+掺杂区、一第一N+掺杂区、一第二N+掺杂区以及一第三N+掺杂区。N型掺杂区位于P型掺杂区中。第一P+掺杂区位于N型掺杂区中，用以电连接一焊垫。第一N+掺杂区位于P型掺杂区与N型掺杂区之间，且第一N+掺杂区之一部份位于N型掺杂区中，剩余部分则位于P型掺杂区中。第二N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外，第二N+掺杂区电连接一第一电源轨线。另外，第三N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外，第三N+掺杂区电连接一第二电源轨线，其中第二N+掺杂区位于第一N+掺杂区与第三N+掺杂区之间。

依照本发明另一实施例，提出一种芯片，包含一核心电路、一第一电源轨线、一第二电源轨线以及围绕核心电路的多个焊垫单元。其中各焊垫单元包括一焊垫以及一个前述的静电放电保护元件，焊垫电连接核心电路，而静电放电保护元件配置于焊垫旁，且电连接第一电源轨线与第二电源轨线。其中，每一焊垫单元中的静电放电保护元件并联设置于第一电源轨线与第二电源轨线之间。

依照本发明另一实施例，提出一种静电放电保护元件，包括一第二电源轨线、一P型掺杂区、一N型掺杂区、一第一P+掺杂区、一焊垫、一第一N+掺杂区、一第二N+掺杂区、一第一电源轨线以及一第三N+掺杂区。第二电源轨线的电压低于第一电源轨线的电压。P型掺杂区电连接第二电源轨线。N型掺杂区位于P型掺杂区中。第一P+掺杂区位于N型掺杂区。焊垫电连接N型掺杂区与第一P+掺杂区。第一N+掺杂区位于P型掺杂区与N型掺杂区之间，且第一N+掺杂区之一部份位于N型掺杂区中，剩余部分则位于P型掺杂区中。第二N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外。第一电源轨线电连接第二N+掺杂区。第三N+掺杂区电连接第二电源轨线。其中第三N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外，第二N+掺杂区则位于第一N+掺杂区与第三N+掺杂区之间。

本发明实施例的布局结构，可使得静电放电保护元件的保持电压得以提高，进而避免闩锁效应的发生。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为依照本发明一实施例的芯片的示意图。

图2A为依照本发明的一实施例所绘示的静电放电保护元件的晶体管布局的上视示意图。

图2B绘示沿图2A中的剖面线I-I’的剖面示意图。图2C为依照本发明的另一实施例所绘示的静电放电保护元件的晶体管布局的上视示意图。

图3为依照图2B实施例所述的静电放电保护元件的等效电路图。

图4为依照图1的芯片的静电放电保护电路的示意图。

图5A为依照本发明另一实施例的静电放电保护元件的示意图。

图5B为依照图5A实施例所述的静电放电保护元件的等效电路图。

图6A为依照本发明另一实施例的静电放电保护元件的示意图。

图6B为依照图6A实施例所述的静电放电保护元件的等效电路图。

附图标号：

100：芯片 300、400：静电放电保护电路

102：焊垫单元 302：第一硅控整流器

104：核心电路 304：第二硅控整流器

200、200’、500、600：静电放电 R1、IR：电阻

保护元件

202：P型掺杂区 C1：寄生电容

204：N型掺杂区 C2：电容

206：第一P+掺杂区 Q1、Q2：晶体管

208：第一N+掺杂区 VDD：系统电压轨线

210：第二N+掺杂区 VSS：接地电压轨线

211、213：接触窗插塞 G1：第一栅极结构

212：第三N+掺杂区 G2：第二栅极结构

214：第二P+掺杂区 I/O：焊垫

216：第四N+掺杂区

具体实施方式

下面将参考附图详细阐述本发明的实施例，附图举例说明了本发明的示范实施例，其中相同标号指示同样或相似的元件。

图1为依照本发明一实施例的芯片的示意图。请参照图1，芯片100包括多个与外部连接的焊垫单元102，以及与各个焊垫单元102电连接的系统电压轨线VDD和接地电压轨线VSS。焊垫单元102例如可包含输入输出焊垫单元、系统电压焊垫单元与接地焊垫单元。前述每一个焊垫单元102可各自具有一个焊垫与一个静电放电保护元件。每一个静电放电保护元件各自配置于对应的焊垫旁。系统电压焊垫单元内的焊垫电连接至第一电源轨线(例如系统电压轨线VDD)，因此外部系统得以将系统电压传输至系统电压轨线VDD。接地焊垫单元内的焊垫电连接至第二电源轨线(例如接地电压轨线VSS)，因此外部系统得以将接地电压传输至接地电压轨线VSS。透过系统电压轨线VDD与接地电压轨线VSS的传输，外部系统得以将操作电能提供给核心电路104。输入输出焊垫单元内的焊垫I/O电连接至核心电路104，因此外部系统得以将资料信号透过焊垫I/O传输至核心电路104，或是经由焊垫I/O获得核心电路104所输出的资料信号。

前述每一个焊垫单元102内部静电放电保护元件的实现方式可以参照图2A～2C、图3、图4、图5A～5B与图6A～6B的相关说明，其细节容后详述。这些静电放电保护元件各自电连接至对应的一个焊垫，并且电连接至系统电压轨线VDD与接地电压轨线VSS。以其中一个输入输出焊垫单元为例，当静电放电事件发生在此输入输出焊垫单元的焊垫I/O时，此输入输出焊垫单元的静电放电保护元件可以将大量的静电电流即时地从焊垫I/O导引至系统电压轨线VDD与/或接地电压轨线VSS，以保护芯片100中的核心电路104。

图2A为依照本发明的一实施例所绘示的静电放电保护元件的晶体管布局的上视示意图。图2B为绘示沿图2A中的剖面线I-I’的剖面示意图。请同时参照图2A与图2B，静电放电保护元件200的晶体管布局可包括：P型掺杂区202、N型掺杂区204、第一P+掺杂区206、第一N+掺杂区208、第二N+掺杂区210、第三N+掺杂区212、第二P+掺杂区214以及第四N+掺杂区216。其中，第一N+掺杂区208、第二N+掺杂区210、第三N+掺杂区212呈马蹄状围绕第一P+掺杂区206。N型掺杂区204配置于P型掺杂区202中。P型掺杂区202可以是P型衬底(substrate)，N型掺杂区204可为一N型井区。又例如，P型掺杂区202、N型掺杂区204可分别为一P型井区与一N型井区。熟习技艺者可以任何技术/制造工艺来实现P型掺杂区202与N型掺杂区204，例如可以高电压P型井区(High-Voltage P-Well，HVPW)来实现P型掺杂区202，而N型掺杂区204可以高电压N型井区(high-voltage N-well，HVNW)或N型缓冲区(HVNMOS drain doping；NHDD)来实现。

第一P+掺杂区206配置于N型掺杂区204中，并电连接至一焊垫I/O。第一N+掺杂区208可配置于P型掺杂区202与N型掺杂区204之间，且第一N+掺杂区208的一部份可位于P型掺杂区202中，剩余部分则位于N型掺杂区204中。第二N+掺杂区210、第三N+掺杂区212可配置于P型掺杂区202中，且位于N型掺杂区204外，其中第二N+掺杂区210可位于第三N+掺杂区212与第一N+掺杂区208之间。第二N+掺杂区210与第三N+掺杂区212可分别经由接触窗插塞(Contact)211与213电连接第一电源轨线(例如系统电压轨线VDD)与第二电源轨线(例如接地电压轨线VSS)，其中第二电源轨线的电压低于第一电源轨线的电压。第二P+掺杂区214配置于P型掺杂区202中，且位于N型掺杂区204外，P型掺杂区202可透过第二P+掺杂区214电连接接地电压轨线VSS。前述第三N+掺杂区212位于第二P+掺杂区214与第二N+掺杂区210之间。在本实施例中，第二P+掺杂区214环绕于静电放电保护元件200外围而形成保护圈(guard ring)。第四N+掺杂区216则配置于N型掺杂区204中，邻接第一P+掺杂区206，并电连接焊垫I/O。另外，静电放电保护元件200的布局结构可更包括第一栅极结构G1与第二栅极结构G2，其中第一栅极结构G1与第二栅极结构G2可分别包含栅极与栅介电层。栅极结构G1与G2电连接至接地电压轨线VSS。

图2C为依照本发明的另一实施例所绘示的静电放电保护元件的晶体管布局的上视示意图。与图2A的晶体管布局的不同之处在于，静电放电保护元件200’的第一N+掺杂区208、第二N+掺杂区210、第三N+掺杂区212呈环状围绕第一P+掺杂区206。然沿图2C中的剖面线K-K’亦可得到与图2B相同的剖面示意图，其详细的布局结构与图2B相同，在此不再赘述。以下将以图2B的剖面示意图对静电放电保护元件进行说明。

图3为依照图2B实施例所述的静电放电保护元件的等效电路图。静电放电保护电路300包括晶体管Q1、第一硅控整流器302(Silicon-ControlledRectifier，SCR)以及第二硅控整流器304。请同时参照图2B与图3，晶体管Q1例如可为一N型金属氧化物半导体晶体管(NMOS transistor)，此N型金属氧化物半导体晶体管可由第二N+掺杂区210、第三N+掺杂区212、第二栅极结构G2以及P型掺杂区202构成。由于晶体管Q1的栅极与源极相连接，可使晶体管Q1在实质上等效于一个二极管。

第一硅控整流器302从阳极到阴极的结构依序为P、N、P、N，其可分别对应到图2B中的第一P+掺杂区206、N型掺杂区204(更具体而言，可为N型掺杂区204与第一N+掺杂区208)、P型掺杂区202以及第二N+掺杂区210，而与第一硅控整流器302连接的N型金属氧化物半导体晶体管Q2可由第一N+掺杂区208、第一栅极结构G1、第二N+掺杂区210以及P型掺杂区202所构成。另外，第二硅控整流器304从阳极到阴极的结构依序为P、N、P、N，其可分别对应到图2B中的第一P+掺杂区206、N型掺杂区204、P型掺杂区202以及第三N+掺杂区212，而于第二硅控整流器304的N型掺杂区204与P型掺杂区202之间的N掺杂区则对应到第一N+掺杂区208。其中，焊垫I/O更透过一电阻IR电连接至核心电路104。核心电路104代表欲保护的电路，其操作电源由系统电压轨线VDD与接地电压轨线VSS二条电源轨线供应。焊垫I/O可为核心电路104对外输出/输入信号的连接点之一。

由上述可知，通过共用第一P+掺杂区206、N型掺杂区204与P型掺杂区202，第一硅控整流器302与第二硅控整流器304可以被整合至图2B所示的静电放电保护元件200中。由于共用掺杂区206、204与202，因此可将静电放电保护元件200的元件面积大幅缩减。

静电放电保护元件的测试有几种模式，分别为PD、PS、ND、NS、电压源VDD端模式及电压源VSS端模式。其中，PD模式为在焊垫输入正的ESD电压(正电荷)，而使系统电压轨线VDD接地。ND模式为在焊垫输入负的ESD电压(负电荷)，而使系统电压轨线VDD接地。PS模式为在焊垫输入正的ESD电压(正电荷)，而使接地电压轨线VSS接地。NS模式为在焊垫输入负的ESD电压(负电荷)，而使接地电压轨线VSS接地。另外，电压源VDD端模式为在VDD焊垫输入正的ESD电压，而使接地电压轨线VSS接地。电压源VSS端模式为在VDD焊垫输入负的ESD电压，而使接地电压轨线VSS接地。以下将配合图2B以及图3说明各个测试模式的动作情形，请同时参照图2B以及图3。

PS模式：当有正的ESD电压(正电荷)由焊垫I/O进入时，正的ESD电压可使第一N+掺杂区208与P型掺杂区202间的PN结发生崩溃，进而使ESD电压所引起的脉冲电流可依序流过第一P+掺杂区206、N型掺杂区204、第一N+掺杂区208、P型掺杂区202与第三N+掺杂区212(亦即依序流经第二硅控整流器304)，最后经由接触窗插塞213与接地电压轨线VSS而流出集成电路，以达到保护核心电路104的目的。此外，透过第四N+掺杂区216的配置，脉冲电流可更轻易地由第一P+掺杂区206流至N型掺杂区204(第一P+掺杂区206→第四N+掺杂区216→N型掺杂区204)，再透过前述的路径流出集成电路。前述脉冲电流除了可透过上述的电流路径流向电压轨线VSS而被引导出集成电路外，亦可直接透过第四N+掺杂区216流经N型掺杂区204、第一N+掺杂区208与P型掺杂区202，再透过P型掺杂区202中的第二P+掺杂区214流向接地电压轨线VSS，以达到保护核心电路104的目的。其中N型掺杂区204可透过第四N+掺杂区216电连接焊垫I/O。

NS模式：当有负的ESD电压由焊垫I/O进入时，由于N型掺杂区204与P型掺杂区202间的PN结为顺向偏压，因此焊垫I/O可透过第四N+掺杂区216、N型掺杂区204、P型掺杂区202与第二P+掺杂区214自接地电压轨线VSS汲取电流，避免负的ESD电压直接冲击到核心电路104。

PD模式：当有正的ESD电压由焊垫I/O进入时，由于此时系统电压轨线VDD为接地，正的ESD电压可使第一N+掺杂区208与P型掺杂区202间的PN结发生崩溃，进而使正的ESD电压所引起的脉冲电流可依序流过第一P+掺杂区206、N型掺杂区204、第一N+掺杂区208、P型掺杂区202与第二N+掺杂区210(亦即依序流经第一硅控整流器302)，最后由接触窗插塞211与系统电压轨线VDD流出集成电路，而达到保护核心电路104的目的。另外，正的ESD电压所引起的脉冲电流亦可透过第四N+掺杂区216，流经N型掺杂区204、第一N+掺杂区208与P型掺杂区202，再透过P型掺杂区202中的第二N+掺杂区210流向系统电压轨线VDD，以达到保护核心电路104的目的。

ND模式：当有负的ESD电压由焊垫I/O进入时，由于此时系统电压轨线VDD为接地，ESD电压可使P型掺杂区202与第二N+掺杂区210之间的PN结发生崩溃，使得焊垫I/O将透过第一硅控整流器302(也就是经由第四N+掺杂区216、N型掺杂区204、P型掺杂区202与第二N+掺杂区210)向系统电压轨线VDD汲取电流。另外，电压轨线VDD的高压(相对于焊垫I/O的负ESD电压而言)会耦合至栅极结构G1与G2，进而导通晶体管Q1和Q2。如此，焊垫I/O将透过第一硅控整流器302与晶体管Q2(也就是经由第四N+掺杂区216、N型掺杂区204、第一N+掺杂区208、P型掺杂区202与第二N+掺杂区210)向系统电压轨线VDD汲取电流。汲取的电流亦可透过另一电流路径，先流经被导通的晶体管Q1，再流经第二硅控整流器304(也就是从电压轨线VDD经由第二N+掺杂区210、P型掺杂区202、第三N+掺杂区212、接触窗插塞213、电压轨线VSS、第二P+掺杂区214、P型掺杂区202、N型掺杂区204与第四N+掺杂区216)，最后流向焊垫I/O。

电压源VDD端模式：当有正的ESD电压出现在电压源VDD端时，正的ESD电压可使第二N+掺杂区210与第一P型掺杂区202间的PN结发生崩溃，使ESD电压产生的脉冲电流可透过第三N+掺杂区212及/或第二P+掺杂区214流向接地电压轨线VSS，亦即脉冲电流可透过晶体管Q1将脉冲电流导引至接地电压轨线VSS，达到保护核心电路104的目的。

电压源VSS端模式：当有负的ESD电压出现在电压源VDD端时，由于此时接地电压轨线VSS为接地，因此晶体管Q1所等效的二极管为顺向偏压的状态。系统电压轨线VDD可经由晶体管Q1自接地电压轨线VSS汲取电流。也就是说，脉冲电流会从电压轨线VSS经由第二P+掺杂区214、P型掺杂区202以及第二N+掺杂区210而流向电压轨线VDD，以保护核心电路104不受到负的ESD电压的冲击。

在部分实施例中，静电放电保护元件200可不包括第四N+掺杂区216。使用者可依实际情形所需选择适用的实施方式来制造静电放电保护元件200，以节省静电放电保护元件200的生产成本。

表1 传输线脉冲测试

表1 绘示图2A静电放电保护元件200经传输线脉冲(Transmission LinePulsing；TLP)测试后的数据，其中进行测试的元件之尺寸为55μm*80μm。

由表1可看出，本实施例的静电放电保护元件200的PS、ND以及VDD模式的保持电压可分别提升至8.48V、6.74V以及6.44V，而一般电子装置皆操作在3.3V以下，因此，上述的静电放电保护元件可有效防止闩锁效应(latch-up)，避免电子装置烧毁。请再参考表1，虽然在PD模式下前述元件的保持电压为2.52V，但由于电子装置在操作时，电源轨线VDD传输供应电压3.3V，也就是说，在系统正常运作的情况下，芯片100不会发生PD模式的静电放电事件(因为电压轨线VDD的电压准位不会出现接地的情形)，因此利用本实施例的静电放电保护元件200仍可有效防止闩锁效应，而为芯片100提供良好的静电放电保护功效。在NS模式下，静电流是以顺向偏压的方向流经P型掺杂区202与N型掺杂区204之间的PN结，而不会触发第二硅控整流器304。类似地，在VSS模式下，静电流是以顺向偏压的方向流经P型掺杂区202与第二N+掺杂区210之间的PN结，而不会触发硅控整流器302与304。

请再参考表1，上述实施例所述的静电放电保护元件200的触发电压介于8V～12V之间，可在静电发生时，快速地导通静电电荷。此外，前述实施例的静电放电保护元件200在PS模式与PD模式下亦具有高的二次崩溃电流，具有优良的ESD能力。

表2绘示上述实施例所述的静电放电保护元件200的HBM(Human BodyMode)测试结果。由表2可知，当元件的尺寸为55μm*80μm，各种模式的HBM等级可达5～8KV，可符合多数静电放电保护元件的要求。当尺寸进一步放大至55μm*132μm时，其HBM测试结果可达8KV。

表2 HBM测试

尺寸

PS

PD

ND

NS

VDD

VSS

55μm*80μm

8KV

5KV

8KV

5.5KV

8KV

55μm*132μm

8KV

图4为依照图1的芯片的静电放电保护电路的示意图。请同时参照图1与图4，静电放电保护电路400与图3的静电放电保护电路300的不同之处在于，静电放电保护电路400具有多个并联的晶体管Q1。这是因为芯片100的各个焊垫I/O皆各自具有一个静电放电保护电路300，且各个焊垫I/O对应的静电放电保护电路300的晶体管Q1可被共同使用。因此每个焊垫I/O所对应的静电放电保护电路300实质上可等效为具有多个并联的晶体管Q1(如图4的静电放电保护电路400所示)。利用多个并联的晶体管Q1可提高芯片100对静电放电电压的耐受能力，消除系统电压轨线VDD上所产生的静电放电电压。由于图1中每一个焊垫I/O可各自配置一个静电放电保护电路300，使得系统电压轨线VDD和接地电压轨线VSS之间具有为数众多且相互并联的晶体管Q1可帮助提高静电放电电压的耐受能力(例如可提高二次崩溃电流)，因此可将晶体管Q1的元件面积缩减，且可不须在芯片100的周围再另外设置电源箝位元件(power clamp device)。如此一来便可大幅地减少集成电路的面积，并减少生产的成本。

图5A为依照本发明另一实施例的静电放电保护元件的示意图。图5B为依照图5A实施例所述的静电放电保护元件的等效电路图。请同时参照图5A与图5B。与图2B、图3相比，在本实施例中，静电放电保护元件500更包括一电阻R1，耦接于接地电压轨线VSS与栅极结构G1、G2之间。透过电阻R1的配置，可更容易拉高施在栅极结构G1、G2的电压，使栅极结构G1与G2覆盖的通道更易开启，提高元件的静电放电效果。请再参考图5A～5B，应用本实施例者可以依其设计需求而以任何方式实现电阻R1，例如，电阻R1可为复晶硅电阻(poly resistor)、扩散电阻(diffusion resistor)或金属氧化硅晶体管电阻(mos resistor)等。第二N+掺杂区210与晶体管Q1的栅极间形成一寄生电容C1(如图5B所示)，此寄生电容C1可由两部份的寄生电容串联而成，第一部份为第二N+掺杂区210与P型掺杂区202构成的寄生电容，第二部份为第二栅极结构与其所覆盖的P型掺杂区202构成的寄生电容。此寄生电容C1与电阻R1构成一个静电放电检测电路。在电压源VDD端模式中，当系统电压轨线VDD上出现一正ESD电压时，此正ESD电压会透过寄生电容C1耦合至晶体管Q1的栅极。此耦合至晶体管Q1栅极的脉冲电压会使得晶体管Q1的通道开启。如此，正的ESD电压所造成的脉冲电流可从电压轨线VDD流经晶体管Q1，流向接地电压轨线VSS进而被引导出集成电路外。

图6A为依照本发明另一实施例的静电放电保护元件的示意图。图6B为依照图6A实施例所述的静电放电保护元件的等效电路图。请同时参照图6A与图6B，在本实施例中，静电放电保护元件600相较于静电放电保护元件500更包括一电容C2，耦接于栅极结构G1与焊垫I/O之间。应用本实施例者可以依其设计需求而以任何方式实现电容C2，例如电容C2可为金属-绝缘体-金属电容器(MIM-type capacitor)。此电容C2与电阻R1构成一个静电放电检测电路。在PD模式中，当焊垫I/O输入一正的ESD电压时，此ESD电压会透过电容C2而耦合至晶体管Q1与Q2的栅极，进而导通晶体管Q1与Q2。一般而言，导通晶体管Q1与Q2的速度通常会快于PN结崩溃的速度。如此，正脉冲电压所造成的脉冲电流可流经第一硅控整流器302、晶体管Q2(也就是流经第一P+掺杂区206、N型掺杂区204、第一N+掺杂区208与第二N+掺杂区210)而流向系统电压轨线VDD进而被引导出集成电路外。

综上所述，上述实施例利用第一P+掺杂区206、第一N+掺杂区208～第三N+掺杂区212的布局结构，可拉长其所构成的硅控整流器中P+掺杂区214与N+掺杂区208间的距离，而使得静电放电保护元件的保持电压得以提高，进而避免闩锁效应的发生。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种静电放电保护元件，其特征在于，所述的静电放电保护元件包括：

一P型掺杂区；

一N型掺杂区，位于所述P型掺杂区中；

一第一P+掺杂区，位于所述N型掺杂区，用以电连接一焊垫；

一第一N+掺杂区，位于所述P型掺杂区与所述N型掺杂区之间，且所述第一N+掺杂区的一部份位于所述N型掺杂区中，剩余部分则位于所述P型掺杂区中；

一第二N+掺杂区，位于所述P型掺杂区中，且位于所述N型掺杂区之外，所述第二N+掺杂区电连接一第一电源轨线；以及

一第三N+掺杂区，位于所述P型掺杂区中，且位于所述N型掺杂区之外，所述第三N+掺杂区电连接一第二电源轨线，其中所述第二N+掺杂区位于所述第一N+掺杂区与所述第三N+掺杂区之间。

2.如权利要求1所述的静电放电保护元件，其特征在于，所述P型掺杂区为一P型井区，所述N型掺杂区为一N型井区、高压N型井或N型缓冲区。

3.如权利要求1所述的静电放电保护元件，其特征在于，所述静电放电保护元件进一步包括一第一栅极结构，位于所述P型掺杂区之上且在所述第一N+掺杂区与所述第二N+掺杂区之间，且电连接所述第二电源轨线，所述第一栅极结构、所述第一N+掺杂区、所述第二N+掺杂区与所述P型掺杂区构成一N型金属氧化物半导体晶体管。

4.如权利要求3所述的静电放电保护元件，其特征在于，所述静电放电保护元件进一步包括一第二栅极结构，位于所述P型掺杂区之上且在所述第二N+掺杂区与所述第三N+掺杂区之间，且电连接所述第二电源轨线，所述第二栅极结构、所述第二N+掺杂区、所述第三N+掺杂区与所述P型掺杂区构成一N型金属氧化物半导体晶体管。

5.如权利要求4所述的静电放电保护元件，其特征在于，所述静电放电保护元件进一步包括：

一电阻，其第一端耦接于所述第二电源轨线，所述电阻的第二端耦接至所述第一栅极结构与所述第二栅极结构。

6.如权利要求5所述的静电放电保护元件，其特征在于，所述静电放电保护元件进一步包括：

一电容，其第一端耦接至所述焊垫，所述电容的第二端耦接至所述电阻的第二端。

7.如权利要求1所述的静电放电保护元件，其特征在于，所述静电放电保护元件进一步包括一第二P+掺杂区，所述第二P+掺杂区位于所述P型掺杂区中，所述P型掺杂区透过所述第二P+掺杂区电连接所述第二电源轨线。

8.如权利要求1所述的静电放电保护元件，其特征在于，所述静电放电保护元件进一步包括一第四N+掺杂区，位于所述N型掺杂区中，且邻接所述第一P+掺杂区。

9.一芯片，其特征在于，所述的芯片包含：

一核心电路；

一第一电源轨线；

一第二电源轨线；

多个焊垫单元，围绕所述核心电路，各所述焊垫单元包括：

一焊垫，电连接所述核心电路；以及

如权利要求1所述的一静电放电保护元件，配置于所述焊垫旁，且电连接所述第一电源轨线与所述第二电源轨线；

其中，每一所述焊垫单元中的所述静电放电保护元件并联设置于所述第一电源轨线与所述第二电源轨线之间。

10.一种静电放电保护元件，其特征在于，包括：

一第二电源轨线；

一P型掺杂区，电连接所述第二电源轨线；

一N型掺杂区，位于所述P型掺杂区；

一第一P+掺杂区，位于所述N型掺杂区；

一焊垫，电连接所述N型掺杂区与所述第一P+掺杂区；

一第二N+掺杂区，位于所述P型掺杂区中，且位于所述N型掺杂区之外；

一第一电源轨线，电连接所述第二N+掺杂区，其中，所述第二电源轨线的电压低于所述第一电源轨线的电压；以及

一第三N+掺杂区，电连接所述第二电源轨线，其中所述第三N+掺杂区位于所述P型掺杂区中，且位于所述N型掺杂区之外，所述第二N+掺杂区位于所述第一N+掺杂区与所述第三N+掺杂区之间。

11.如权利要求10所述的静电放电保护元件，其特征在于，所述静电放电保护元件进一步包含一第二P+掺杂区，所述第二P+掺杂区位于所述P型掺杂区中，所述P型掺杂区透过所述第二P+掺杂区电连接所述第二电源轨线。

12.如权利要求10所述的静电放电保护元件，其特征在于，所述静电放电保护元件进一步包含一第四N+掺杂区，位于所述N型掺杂区中，且邻接所述第一P+掺杂区，所述N型掺杂区透过所述第四N+掺杂区电连接所述焊垫。