CN102075747B - Ieee1394接口视频信号实时ccsds编码系统与智能总线接口方法 - Google Patents

Abstract

本发明公开了一种IEEE1394接口视频信号实时CCSDS编码系统与智能总线接口方法，用于解决现有的IEEE1394接口的视频信号实时CCSDS编码系统与其他总线交互速率低的技术问题。技术方案是采用时钟切换和数据接收发送的优先级设置，并充分利用了高速逻辑阵列并行性可重构性的特点，实现了图像数据在低速IEEE1394总线和高速智能总线的双向数据交互，提高了IEEE1394总线的数据传输速度；只是在与总线相接的存贮单元、并转串、选择开关和高速逻辑阵列使用甚高频器件，而其余部分只需要能满足本单元要求的器件即可，从而降低了对接口硬件性能的要求，增加了数据传输的可靠度。

Description

IEEE1394接口视频信号实时CCSDS编码系统与智能总线接口方法

技术领域

本发明涉及一种总线方法，特别是一种IEEE1394接口视频信号实时CCSDS编码系统与智能总线接口方法。

背景技术

IEEE1394是一种高速串行总线标准，该标准的线缆模式支持100Mb/s，200Mb/s，400Mb/s的传输速率，即插即用，支持热插拔并且其传输速度可高速升级到3.2G/s。以IEEE 1394格式输出的数字摄像机，在VGA 640×480的分辨率下，其输出帧率可以达到100fps或者更高。对如此大的数据量进行实时传输和处理，公开发表的文献中涉及的系统和提及的方法，都是采用工作站和高速硬盘作为系统的硬件平台。但是这种实现方式造价高昂，而且整个系统的体积过于庞大，限制了此类高速图像系统应用的领域和范围。现场可编程逻辑门阵列(FPGA)具有现场可编程性与可重构性，具有强大的并行处理能力。以FPGA作为核心搭建图像处理平台，可以极大提高图像处理的速度，并且大大降低系统的成本。

文献“基于IEEE1394接口的图像传输控制器设计，仪器仪表用户，2008，Vol.15(3)，p41-43”公开了一种IEEE1394接口的摄像机图像数据的高速传输方法。该方法以FPGA为核心控制器，首先图像数据由数字相机输入，进入IEEE1394物理层后，由物理层打包成为1394等时数据包格式，经链路层进入FPGA。FPGA根据等时数据包事务代码号(0A)检测数据包头，分离出有效的图像数据存入SRAM，FPGA设计SRAM读写“乒乓”操作，以不间断进行数据传输，同时提取出帧同步信号，与图像数据一起发送到PCI接口，进行下一步的图像处理。但是这种方法当IEEE1394摄像机的输出帧率较大时无法实现IEEE1394数字视频流的实时完整传输，而且此方法仅仅只实现了IEEE1394总线和工控计算机之间通过PCI总线的互联，当IEEE1394摄像机图像数据与其他系统或总线协议进行高速图像传输时由于传输介质和速度各异仍然难以实现数据交互。

迄今为止，图像编码的发展已经比较成熟，通过对图像进行编码，减少图像冗余度，消除图像像素之间的相关性，可以起到压缩数据量，减小对图像实时传输压力的作用。JPEG2000标准在高压缩率的情况下可以保证图像传输的质量，但是其复杂度高，不适合硬件实现，实时性不好。CCSDS(Consultative Committee for Space Data System)空间图像压缩标准定位于太空飞行器高速设备的实时图像压缩传输，兼顾压缩性能和算法复杂度，支持高速低功耗硬件实现，可以以有损和无损方式对压缩比进行选择，广泛应用于对图像压缩实时性要求较高的场合。

智能总线技术是总线技术发展的高级阶段，它能方便地实现任意总线间的互联，为每个通信节点提供大于所接总线的通信带宽，提供可容忍的总线延时，自动切换收发时钟，以万兆位每秒的速度在光纤上传输，支持数据帧和消息块两种传输方式，支持点对点、一对多及广播方式收发数据，具有总线ID标识和根据ID屏蔽接收等功能。

将通过FPGA压缩处理后的图像数据流通过智能总线进行传输，可以通过其实现图像在其他总线中的传输，可以提高图像数据流的传输速率，也是未来统一总线发展的必然要求。

发明内容

为了克服现有的IEEE1394接口的视频信号实时CCSDS编码系统与其他总线交互速率低的不足，本发明提供一种IEEE1394接口视频信号实时CCSDS编码系统与智能总线接口方法，通过设计IEEE1394控制器实现对高速摄像机IEEE1394总线协议的解析，根据图像帧同步信号接收有效图像数据，在FPGA内部搭建并行图像处理硬件结构实现对高速图像数据流的CCSDS压缩，从而大大降低图像数据量；充分利用智能总线传输速度快、与其他总线交互性好的特点，将压缩后的结果像素块通过高速收发器利用光纤通道实现高速转发，以其为接口方便实现与其他总线的互连；通过时钟控制模块实现IEEE1394总线同步时钟和高速智能总线同步时钟的切换，实现图像数据在两种总线介质中的高速可靠传输。

本发明解决其技术问题所采用的技术方案：一种IEEE1394接口视频信号实时压缩系统与智能总线接口方法，其特点是包括以下步骤：

(a)采用FPGA的I/O口触发IEEE1394摄像机的图像采集，摄像机输出的IEEE1394总线格式的图像数据通过一片IEEE1394物理层链路层芯片进行协议解码和有效像素数据的提取，FPGA通过摄像机输出的行场同步信号实现对有效图像数据的实时接收。

(b)对接收到的图像像素数据流，首先通过三级二维整数小波变换实现对图像低频高频分量的分离，接着进行位平面编码；首先是头信息的编码，然后是直流系数编码和交流系数块深度编码，最后进行小波交流系数编码，编码过程中通过设置最大码流长度阈值ByteLimit和最低AC块深度阈值DepthLimit对图像质量和压缩效率进行折中，当编入码流的比特数超过ByteLimit时，码流就截断，编码停止，但是整个编码过程至少要达到第DepthLimit的位平面。

(c)IEEE1394数据向智能总线发送时，通过智能总线编码单元将本部件地址及待发送的信号按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存贮器等待发送；接收到向总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向智能总线发送地址和信号。

(d)根据设计的智能总线传输帧格式(如附图5)对编码后的图像数据流进行封装，并通过高速收发器模块，实现图像数据在智能总线中的高速实时传输；设置高低速两种时钟，通过时钟切换模块分别同步IEEE1394物理层链路层芯片和高速收发器的发送时钟，实现信号高低速率的可靠转换。

本发明的有益效果是：实现了基于IEEE1394接口摄像机的高速图像压缩处理系统与智能总线的接口，使得对IEEE1394摄像机输出的高帧率图像的实时采集、实时压缩以及在不同传输介质中的实时传输成为现实；采用时钟切换和数据接收发送的优先级设置，并充分利用了高速逻辑阵列并行性可重构性的特点，实现了图像数据在低速IEEE1394总线和高速智能总线的双向数据交互，提高了IEEE1394总线的数据传输速度；只是在与总线相接的存贮单元、并转串、选择开关和高速逻辑阵列使用甚高频器件，而其余部分只需要能满足本单元要求的器件即可，从而降低了对接口硬件性能的要求，增加了数据传输的可靠度。

下面结合附图和实施例对本发明作详细说明。

附图说明

图1是一种IEEE1394接口高速图像分割处理系统与智能总线接口方法图。

图2是基于FPGA的实时图像CCSDS编码模块的状态机转移图。

图3是基于FPGA的实时图像CCSDS压缩处理流程图。

图4IEEE1394接口图像CCSDS编码结果发送流程图。

图5是智能总线数据帧格式图。

具体实施方式

参照图1～5，详细说明本发明。

本发明为一种IEEE1394接口摄像机的实时CCSDS压缩传输系统与智能总线的接口，实现了对IEEE1394摄像机图像序列的实时CCSDS编码压缩及与高速智能总线的接口。本发明的硬件结构包括IEEE1394图像接收控制器、智能总线数据帧封装及发送控制器、实时图像CCSDS编码模块和不同总线时钟切换模块。

本实施例中两种总线的调度和接口控制主要在FPGA中完成，FPGA采用美国ALTERA Cyclone II 2C35 FPGA芯片；IEEE1394总线协议中的链路层和物理层采用PHILIPS公司的链路层控制芯片PDI1394L40和物理层芯片PDI1394L25实现；高速收发器SerDes采用BCM8152，可实现10Gbps的数据收发速度；图像采集单元采用IEEE1394a接口输出的A600型号数字CCD摄像机，其输出帧率最大可达到100fps；高速双口RAM采用型号为IDT70V3079的芯片，其读写速度最快可达到4ns。FPGA是系统处理和控制的核心，主要进行IEEE1394视频流的采集控制、实时图像CCSDS压缩处理和时钟切换的工作，实现了对图像数据流不同总线下的高速实时压缩传输转换，最大化利用总线的通信能力并保证图像的质量。

首先FPGA通过I/O端口触发IEEE1394摄像机的图像采集，IEEE1394格式的数据流在通过协议解析进入实时图像压缩模块进行CCSDS编码。一帧图像开始时，有效像素在同步时钟控制下连续的读进FPGA的FIFO中，当这些像素累计达到一行时，对其进行一维小波变换，分别生成一个水平低通系数矩阵和一个水平高通系数矩阵，矩阵的行数和原图像矩阵函数相同，列数是原图像矩阵列数的一半；然后再对生成的系数矩阵的每一列进行一维小波变换，就生成了带有四个子带的系数矩阵，分别对应图像的低频高频成分；接着对二维离散小波变换后得到的低频子带继续进行变换，形成新的四个小子带，直到完成CCSDS三级小波变换。

根据CCSDS建议的权值系数，对各子带系数进行加权，并按其重要性将其分为直流系数和交流系数；首先对直流系数编码并将其打入码流，然后对交流系数块进行深度编码并打入码流，最后进行小波交流系数编码并打入码流，直到当打入码流的比特数超过ByteLimit；此时，码流就截断，编码停止。

接下来，编码后的图像码流被按照智能总线数据帧格式进行封装，并实时高速投递到高速收发器的发送缓存；此时，在时钟切换模块的协调下，发送时钟切换到高速模式。当高速时钟的上升沿到达时将数据通过光纤通道发送。

重复以上的过程，直到完成对一帧图像的CCSDS压缩。

Claims (1)

1.一种IEEE1394接口视频信号实时CCSDS编码系统与智能总线接口方法，其特征在于包括以下步骤：

(a)采用FPGA的I/O口触发IEEE1394摄像机的图像采集，摄像机输出的IEEE1394总线格式的图像数据通过一片IEEE1394物理层链路层芯片进行协议解码和有效像素数据的提取，FPGA通过摄像机输出的行场同步信号实现对有效图像数据的实时接收；

(b)对接收到的图像像素数据流，首先通过三级二维整数小波变换实现对图像低频高频分量的分离，接着进行位平面编码；首先是头信息的编码，然后是直流系数编码和交流系数块深度编码，最后进行小波交流系数编码，编码过程中通过设置最大码流长度阈值ByteLimit和最低AC块深度阈值DepthLimit对图像质量和压缩效率进行折中，当编入码流的比特数超过ByteLimit时，码流就截断，编码停止，但是整个编码过程至少要达到第DepthLimit的位平面；

(c)IEEE1394数据向智能总线发送时，通过智能总线编码单元将本部件地址及待发送的信号按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存贮器等待发送；接收到向总线发送指令后通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向智能总线发送地址和信号；

(d)根据设计的智能总线传输帧格式对编码后的图像数据流进行封装，并通过高速收发器模块，实现图像数据在智能总线中的高速实时传输；设置高低速两种时钟，通过时钟切换模块分别同步IEEE1394物理层链路层芯片和高速收发器的发送时钟，实现信号高低速率的可靠转换。

Images