CN102073471A

CN102073471A - 一种处理器Cordic迭代运算方法及电路

Info

Publication number: CN102073471A
Application number: CN 201010578225
Authority: CN
Inventors: 李松
Original assignee: Dongguan Techtop Microelectronics Co Ltd
Current assignee: Techtotop Microelectronics Co Ltd
Priority date: 2010-12-08
Filing date: 2010-12-08
Publication date: 2011-05-25
Anticipated expiration: 2030-12-08
Also published as: CN102073471B

Abstract

一种处理器Cordic迭代运算方法，所述方法包括，输入步骤，输入X_n和Y_n；并行移位步骤，以并行的方式将所述输入X_n和Y_n进行移位操作，所述移位操作至少包括n位移位，n+1位移位，2n+1位移位；并行加减法运算步骤，根据所述输入的X_n和Y_n、及所述并行移位步骤的结果，并行计算并输出X_n+i及Y_n+i的值，其中i大于或等于2。采用上面的方法及电路后，可以有效的提高Cordic迭代运算的速度和频率，提高Cordic浮点协处理器的运算性能，并且采用多时钟周期的迭代周期用于平衡迭代运算和控制电路的时序延迟。

Description

一种处理器Cordic迭代运算方法及电路

技术领域

本发明涉及一种处理器Cordic（Coordinate Rotation Digital Computer，标旋转数字计算方法）迭代运算电路，尤其是基于Cordic算法的浮点运算协处理器。

背景技术

本设计中的Cordic迭代运算装置用于浮点协处理器，浮点处理器因为需要支持的函数种类繁多，包括算术运算、三角函数运算、指数运算等等，同时为了统一上述运算的算法而节省硬件资源，因此采用Cordic算法来实现所有函数的运算。Cordic算法由J.E Volder开发并命名为Coordinate Rotation Digital Computer，并且通过由圆周旋转扩展到直角和双曲坐标来完善了乘除、对数和指数的运算。Cordic算法提供了一种统一的方式来实现各种基本函数，因此在计算机及通信等领域得到了广泛的应用。

图1为Cordic算法示意图。Cordic算法包括三种坐标系，如果在直角坐标系下的向量(X₀，Y₀)按照图1所示的方向旋转角度θ得到向量(X₁，Y₁)，那么二个坐标的关系可以表示为：

X₁ = X₀*cosθ – Y₀*sinθ

Y₁ = Y₀*cosθ + X₀*sinθ

经过变换也可以表示为：

X₁ = cosθ* (X₀ – Y₀*tanθ)

Y₁ = cosθ* (Y₀ + X₀*tanθ)

并且，如果我们去除cosθ的影响，可以得到伪旋转方程式：

X₁ = X₀ – Y₀*tanθ

Y₁ = Y₀ + X₀*tanθ

为了利于二进制硬件电路的实现，我们让tanθ = 2^-i。并且，我们定义d_i表示旋转的方向，角度累加器Z用于追踪迭代旋转中的角度叠加。那么上述公式中的运算就可以用移位的方式来实现，如下所示：

X₁ = cosθ* (X₀ – d_i*Y₀*2^-i)

Y₁ = cosθ* (Y₀ + d_i*X₀*2^-i)

Z₁ = Z₀ – d_i*θ_i

Cordic还可以使用其它坐标系来进行角度旋转，一般应用比较广泛的是线性坐标系和双曲线坐标系。Cordic算法为了硬件实现的方便，将三个坐标系中的运算全部统一到一个标准化的方程组中，如下所示：

X_n+1 = X_n – u*d_n*Y_n*2^-n

Y_n+1 = Y_n + d_n*X_n*2^-n

Z_n+1 = Z_n – d_n*eⁱ

其中在三种坐标系下u跟e的区别如下：

圆周坐标：u = 1；eⁱ = tan^-12^-i

线性坐标：u = 0；eⁱ = 2^-i

双曲线坐标：u = -1；eⁱ = tanh^-12^-i

在Cordic算法中，有二种模式分别用于不同的函数运算。这二种模式是旋转模式和向量模式。旋转模式指的是通过角度的旋转来达到目标角度的目的。在旋转模式中，经过旋转的累积角度值就是所需要的目标角度，通过不停的迭代使角度累积达到目标角度来实现相关运算。每次旋转的方向di就是为了无限的减少逼近目标角度的差值，因此可以由每次迭代参与差值的符号来决定下一次迭代的方向。以圆周坐标为例，上述迭代的公式加入旋转方向的判断之后经过n次迭代之后如下，其中K_n为圆周坐标的伸缩因子：

X_n = K_n* (X₀*cosZ₀ – Y₀*sinZ₀)

Y_n = K_n* (Y₀*cosZ₀ + X₀*sinZ₀)

Z_n = 0

如上所示，如果输入X₀=1/ K_n，Y₀=0，那么就可以进行正弦和余弦运算：

X_n = cosZ₀

Y_n = sinZ₀

通过旋转模式的运算方式，在直角坐标和双曲线坐标中可以进行乘法等其他函数的运算。在矢量模式中，Cordic算法通过不同角度的旋转使初始矢量逐渐跟X轴重合，也就是使Y方向的矢量分量为0。由此可见，为了使矢量Y方向的分量逐渐接近于0，每次旋转的方向需要根据Y的符号，也就是说，如果Y方向的分量大于0，那么下一次旋转就会采用顺时针方向的旋转而使减少Y的值以更加接近于0。反之，则会采用逆时针方向的旋转而使Y方向的值增加以接近于0。

同样以圆周坐标为例，设定初始值之后，开始旋转。如果Yi大于0，那么di = -1，采用顺时针旋转。当Yi小于0时，那么取di = 1，采用逆时针旋转。这样经过n次迭代之后，迭代结果如下，其中sqrt表示平方根运算：

X_n = K_n*sqrt(X₀ ² + Y₀ ²)

Y_n = 0

Z_n = Z₀ + tan^-1(Y₀/X₀)

如果输入Z₀ = 0，X₀= 1，那么就可以计算出Y₀的反正切值。同样，我们可以在其它的坐标系中采用矢量旋转方式来进行计算，可以计算函数arctan、div以及arctanh函数等等。

图2为Cordic一次迭代运算电路图。对上述迭代进行分析，按照普遍的电路设计，首先会将X跟Y分别在移位单元101和103中进行移位，然后将移位的结果分别跟X和Y在加减法单元102和104中进行加减法运算来得出X和Y方向的结果。通过因为u和d参数的影响，会并行需要进行加法和减法的运算以进行选择，图中省略。

图2所示的电路设计，路经的延迟主要包括移位单元101或103的延迟、加减法单元102或104的延迟以及需要的选择单元的延迟。因为需要根据每一次运算的Y方向或者Z方向的结果来判断下一个迭代的方向，因此如果要在一个周期内进行多次迭代以提高迭代的效率，就需要将上述的逻辑进行串行连接。而如果进行串行连接的迭代会让路经的绝对延迟按照上述电路延迟的倍数增加从而影响整个模块的时钟周期。因此有些电路的设计采用了一个迭代周期进行二次迭代运算的电路设计来提高迭代速度，如图3所示。

图3为Cordic二次迭代运算电路图。包括二个图2中的迭代运算单元209和210，路径延迟以X路径为例，包括迭代运算单元209中的移位单元201，加减法运算单元204，相关选择器以及迭代运算单元210中的移位单元206，加减法运算单元207以及相关的选择器延迟。

上述串行连接迭代运算单元的设计随便使单个迭代周期的迭代次数增加，但是因为路径延迟的成倍增加会增大迭代周期的时钟周期而影响Cordic迭代运算的时钟频率，因此并不会获得很好的性能收益，反而会因为串行迭代运算电路而成倍的增加电路的面积。

发明内容

本发明的目的是提供一种处理器Cordic迭代运算方法及电路,通过并行处理的方式，解决前面由于串行连接引起的路径延迟以及电路面积增加的问题。

本发明是这样实现的：一种处理器Cordic迭代运算方法，所述方法包括，输入步骤，输入X_n和Y_n；并行移位步骤，以并行的方式将所述输入X_n和Y_n进行移位操作，所述移位操作至少包括n位移位，n+1位移位，2n+1位移位；并行加减法运算步骤，根据所述输入的X_n和Y_n、及所述并行移位步骤的结果，并行计算并输出X_n+i及Y_n+i的值，其中i大于或等于2。

更进一步，i=2。

更进一步，所述并行加减法运算步骤还包括，Xn+1和Yn+1计算步骤，以及x_p2和y_p2计算步骤。

更进一步，i=3。

更进一步，所述并行移位步骤还包括n+2位移位，2n+2位移位，2n+3位移位以及3n+3位移位。

更进一步，所述并行加减法运算步骤还包括，并行n+1阶计算步骤，其中包括，Xn+1和Yn+1计算步骤，x_p2和y_p2计算步骤， x_p3_p1和x_p3_p2计算步骤，y_p3_p1和y_p3_p2计算步骤。

更进一步，所述并行加减法运算步骤还包括，并行n+2阶计算步骤，其中包括，Xn+2和Yn+2计算步骤，x_p3_p3和y_p3_p3计算步骤

更进一步，一个迭代周期等于两个时钟周期，每个迭代周期进行三次迭代运算。

更进一步，所述处理器为浮点协处理器。

本发明还提供一种处理器Cordic迭代运算电路，所述电路包括，并行移位电路层，所述电路层并行至少包括n位移位电路，n+1位移位电路，2n+1位移位电路；并行加减法运算电路层，所述电路层包括n+1阶计算电路层，所述电路层并行至少包括Xn+1和Yn+1计算电路，以及x_p2和y_p2计算电路。

更进一步，所述并行移位电路层还包括，n+2位移位电路，2n+2位移位电路，2n+3位移位电路以及3n+3位移位电路；所述n+1阶计算电路层还包括，x_p3_p1和x_p3_p2计算电路，y_p3_p1和y_p3_p2计算电路；所述并行加减法运算电路层还包括，并行n+2阶计算电路，其中包括，Xn+2和Yn+2计算电路，x_p3_p3和y_p3_p3计算电路。。

采用上面的方法及电路后，可以有效的提高Cordic迭代运算的速度和频率，提高Cordic浮点协处理器的运算性能，并且采用多时钟周期的迭代周期用于平衡迭代运算和控制电路的时序延迟。

附图说明

图1 为Cordic圆周旋转示意图；

图2为Cordic一次迭代运算电路；

图3 为Cordic二次迭代运算电路；

图4为并行移位的二次Cordic迭代运算电路；

图5为本发明中的三次Cordic迭代运算电路；

图6为多时钟周期迭代时序图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

Cordic迭代运算电路用于进行Cordic算法迭代运算，本发明设计一种能高速进行Cordic迭代运算的装置。首先根据Cordic迭代运算的迭代运算方程式，因为每次迭代计算下一次的X path的值和Y path的值均需要根据上一次迭代运算的Y path的结果或者Z path的结果计算的di。然后将上一次的X路径和Y路径的结果进行移位操作以及加减法操作。那么路径延迟会包括每次迭代的移位和加减法单元延迟。为了降低多次迭代时的路径延迟，本发明设计的电路中将每次迭代运算的移位操作提前到第一次迭代开始运算的时候并行进行移位操作。那么在每次迭代运算的X路径和Y路径的计算时，只需要通过前次迭代的结果以及di的值和移位的结果进行加减法运算，而不需要进行移位运算，这样就可以减少整个迭代路径的延迟。因为减少了多位移位单元的延迟，迭代路径总延迟必然会小于串行迭代电路导致的路径延迟。基于上述设计思路，将迭代算法方程式改进如下：

第一次迭代：

X_n+1 = X_n – u*d_n*Y_n*2^-n

Y_n+1 = Y_n + d_n*X_n*2^-n

第二次迭代：

X_n+2 = X_n+1 – u*d_n+1*Y_n+1*2^-(n+1)

= X_n+1– u*d_n+1* (Y_n + d_n*X_n*2^-n) *2^-(n+1)

= X_n+1– (u*d_n+1*2^-(n+1) *Y_n+ u*d_n*d_n+1*X_n*2^-n·2^-(n+1) )

= X_n+1– u*d_n+1* (2^-(n+1) *Y_n + d_n*X_n*2^-n*2^-(n+1) )

Y_n+2 = Y_n+1 + d_n+1*X_n+1*2^-(n+1)

= Y_n+1 + d_n+1* (X_n – u*d_n*Y_n*2^-n) *2^-(n+1)

= Y_n+1 + d_n+1* (2^-(n+1) *X_n – u*d_n*Y_n*2^-n*2^-(n+1))

定义：x_p2 = 2^-(n+1) *Y_n + d_n*X_n*2^-n*2^-(n+1)

y_p2 = 2^-(n+1) *X_n – u*d_n*Y_n*2^-n*2^-(n+1)

如上述方程式所示，采用并行移位的X路径和Y路径的二次迭代运算电路如图4所示。在并行移位部分，在迭代运算开始时，将运算所需要的移位操作并行进行多位移位运算，包括X路径输入的n位移位单元303，n+1位移位单元302，2n+1位移位单元301，Y路径输入的n位移位单元305，n+1位移位单元304，2n+1位移位单元306。然后分别在加减法单元307中进行Xn+1的运算、加减法单元308中进行x_p2的运算、加减法单元310中进行Yn+1的运算以及在加减法单元311中进行y_p2的运算。在Yn+1运算完成之后，根据Yn+1的符号位或者Zn+1的符号位可以得出dn+1，然后在加减法单元309中通过Xn+1以及x_p2的运算结果计算Xn+2的值，在加减法单元312中通过Yn+1以及y_p2的运算结果计算Yn+2的值。最后通过相应的选择器进行选择，主要包括直角坐标中因为u的值为0导致X路径的值不变需要进行的选择以及因为dn的取值不同需要进行加法和减法运算结果的选择。最终得出二次迭代运算之后X路径和Y路径的运算结果。

在使用并行移位的二次迭代运算电路中，因为所有的移位操作都提前到迭代开始时并行进行，因此整个迭代运算的路径延迟为一个多位的移位单元延迟、二级加减法单元延迟以及相应的选择器延迟。对于串行多次迭代运算的电路，使多位移位操作的延迟级数降低到一个，从而减少了迭代运算的总延迟。因为在Cordic浮点协处理器中，为了满足双精度浮点运算的精度以及满足加减法操作的对齐需求，迭代运算中路径的位宽都会在108位左右，多级的108位数据移位的延迟会比较大，因此减少多位移位操作的延迟级数对迭代运算的性能提升非常大。

在Cordic浮点协处理器中，除了Cordic迭代运算电路，还包括浮点操作的多层控制电路、指数和符号运算以及规范化处理等电路。这些电路的路径延迟均会小于二次迭代运算电路的延迟，如果采用迭代周期跟协处理器时钟周期一样的设计，迭代运算电路必然会成为协处理器的关键路径，并且降低整个协处理器的频率而影响浮点处理的性能。

本发明装置为了既能提高Cordic迭代运算效率的同时，又能平衡迭代运算电路和控制电路的时序，采用了迭代周期等于二个协处理器时钟周期的多周期设计，并且在一个迭代周期内进行三次Cordic迭代运算。经过电路综合结果分析，本发明的设计不但非常好的平衡了电路的时序和硬件资源，而且使Cordic浮点协处理器的整体运算性能大大提升。按照二次迭代的算法改进方式，三次迭代运算的第三次迭代方程式如下。

第三次迭代：

X_n+3 = X_n+2 – u*d_n+2*Y_n+2*2^-(n+2)

= X_n+2– u*d_n+2* (Y_n + d_n*X_n*2^-n + d_n+1* (X_n – u*d_n*Y_n*2^-n) *2^-(n+1)) *2^-(n+2)

= X_n+2– u*d_n+2* [(2^-(n+2) *Y_n + d_n*2^-(n+2) *2^-n*X_n)

+ d_n+1* (2^-(n+1) *2^-(n+2) *X_n – u*d_n*2^-n*2^-(n+1) *2^-(n+2) *Y_n)]

定义：x_p3_p1 = (2^-(n+2) *Y_n + d_n*2^-(n+2) *2^-n*X_n)

x_p3_p2 = (2^-(n+2) *X_n – u*d_n*2^-n*2^-(n+1) *2^-(n+2) *Y_n)

x_p3_p3 = x_p3_p1 + d_n+1*x_p3_p2

那么有：X_n+3= X_n+2– u*d_n+2* [x_p3_p1 + d_n+1*x_p3_p2]

Y_n+3 = Y_n+2 + d_n+2*X_n+2*2^-(n+2)

= Y_n+2 + d_n+2* ((1 – u*d_n+1*d_n*2^-n*2^-(n+1)) X_n– (u*d_n*2^-n + u*d_n+1*2^-(n+1)) Y_n) *2^-(n+2)

= Y_n+2 + d_n+2* [X_n+1 – u*d_n+1*Y_n+1*2^-(n+1)] *2^-(n+2)

= Y_n+2 + d_n+2* [2^-(n+2) *X_n – u*d_n*Y_n*2^-n*2^-(n+2)

– u*d_n+1* (2^-(n+1) *2^-(n+2) *Y_n + d_n*X_n*2^-n*2^-(n+1) *2^-(n+2))]

定义：y_p3_p1 = 2^-(n+2) *X_n – u*d_n*Y_n*2^-n*2^-(n+2)

y_p3_p2 = (2^-(n+1) *2^-(n+2) *Y_n + d_n*X_n·2^-n*2^-(n+1) *2^-(n+2))

y_p3_p3 = y_p3_p1 – u*d_n+1*y_p3_p2

那么有：Y_n+3= Y_n+2+ d_n+2* [y_p3_p1 – u*d_n+1* y_p3_p2]

按照上述等式进行的电路设计如图5所示，在迭代运算开始阶段对X路径和Y路径同时进行并行移位，包括X路径和Y路径输入的0位移位401，n位移位单元402，n+1位移位单元403，2n+1位移位单元404，n+2位移位单元405，2n+2位移位单元406，2n+3位移位单元407以及3n+3位移位单元408。移位完成之后，通过移位结果以及dn的值在加减法单元409中计算Xn+1的值以及后续运算需要的x_p2、x_p3_p1、x_p3_p2的结果。在加减法单元410中计算Yn+1以及y_p2、y_p3_p1、y_p3_p2的值。然后通过Yn+1或者Zn+1的运算结果计算dn+1的值，从而开始在加减法单元411中计算Xn+2、Yn+2以及x_p3_p3、y_p3_p3的值。最后通过由Yn+2或者Zn+2的结果计算出的dn+2的值以及前面的运算结果进行X路径的输出Xn+3以及Y路径的输出Yn+3的值。完成运算之后寄存器X路径、Y路径以及Z路径第三次迭代的结果用于下一次迭代，重复此过程直到满足双精度浮点数的运算精度。

图5中的三次Cordic迭代运算电路的路径延迟包括多位并行移位运算延迟、三级加减法运算延迟以及相应的选择器延迟。通过并行移位操作减少了移位操作的延迟，对于串行迭代运算的设计，减少了二级多位移位运算单元的延迟。

本发明中的迭代电路中一个迭代周期可以进行三次迭代运算，为了平衡迭代运算的电路和控制电路的时序，采用一个迭代周期等于二个浮点协处理器的多周期设计，通过电路综合结果报告，本发明中的迭代电路将Cordic迭代运算的迭代速度提高了40%。对比串行迭代运算的电路设计，整体迭代性能从20次/100ns提高28次/100ns。而因为采用了多周期设计，整个浮点协处理器的时钟频率不但没有降低，反而提升了60%。Cordic迭代和控制的时序图如下图6中所示。

在浮点协处理器的控制电路、指数和符号位运算、规范化处理等电路均为协处理器单周期时钟域503，时钟为pclk，如图中的启动信号start，Cordic迭代结束信号done。而在迭代运算部分，采用一个迭代周期等于二个时钟周期的双周期迭代501，Cordic迭代运算启动之后，迭代运算电路使用Cordic迭代X路径、Y路径以及Z路径的输入数据x_din、y_din以及z_din开始进行迭代，每二个时钟周期为一个迭代周期，每个迭代周期进行三次迭代运算，每个迭代周期结束时将三次迭代的运算结果x_res、y_res、z_res进行寄存器作为下一次迭代的输入。重复此过程直到迭代满足双精度浮点数运算的精度要求，然后结束迭代，拉高迭代结束表示位done。并将最后一次迭代的结果作为最终的迭代结果分别输出X路径、Y路径和Z路径的迭代结果x_dout、y_dout和z_dout。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种处理器Cordic迭代运算方法，其特征在于，所述方法包括，

输入步骤，输入X_n和Y_n；

并行移位步骤，以并行的方式将所述输入X_n和Y_n进行移位操作，所述移位操作至少包括n位移位，n+1位移位，2n+1位移位；

并行加减法运算步骤，根据所述输入的X_n和Y_n、及所述并行移位步骤的结果，并行计算并输出X_n+i及Y_n+i的值，其中i大于或等于2。

2.如权利要求1所述的Cordic迭代运算方法，其特征在于，i=2。

3.如权利要求2所述的Cordic迭代运算方法，其特征在于，所述并行加减法运算步骤还包括，X_n+1和Y_n+1计算步骤，以及x_p2和y_p2计算步骤。

4.如权利要求1所述的Cordic迭代运算方法，其特征在于，i=3。

5.如权利要求4所述的Cordic迭代运算方法，其特征在于，所述并行移位步骤还包括n+2位移位，2n+2位移位，2n+3位移位以及3n+3位移位。

6.如权利要求4所述的Cordic迭代运算方法，其特征在于，所述并行加减法运算步骤还包括，并行n+1阶计算步骤，其中包括，X_n+1和Y_n+1计算步骤，x_p2和y_p2计算步骤， x_p3_p1和x_p3_p2计算步骤，y_p3_p1和y_p3_p2计算步骤。

7.如权利要求5所述的Cordic迭代运算方法，其特征在于，所述并行加减法运算步骤还包括，并行n+2阶计算步骤，其中包括，X_n+2和Y_n+2计算步骤，x_p3_p3和y_p3_p3计算步骤。

8.如权利要求4至7中任意一项所述的Cordic迭代运算方法，其特征在于，一个迭代周期等于两个时钟周期，每个迭代周期进行三次迭代运算。

9.如权利要求1至7中任意一项所述的Cordic迭代运算方法，其特征在于，所述处理器为浮点协处理器。

10.一种处理器Cordic迭代运算电路，其特征在于，所述电路包括，

并行移位电路层，所述电路层并行至少包括n位移位电路，n+1位移位电路，2n+1位移位电路；

并行加减法运算电路层，所述电路层包括n+1阶计算电路层，所述电路层并行至少包括X_n+1和Y_n+1计算电路，以及x_p2和y_p2计算电路。

11.如权利要求10所述的Cordic迭代运算电路，其特征在于，所述并行移位电路层还包括，n+2位移位电路，2n+2位移位电路，2n+3位移位电路以及3n+3位移位电路；所述n+1阶计算电路层还包括，x_p3_p1和x_p3_p2计算电路，y_p3_p1和y_p3_p2计算电路；所述并行加减法运算电路层还包括，并行n+2阶计算电路，其中包括，X_n+2和Y_n+2计算电路，x_p3_p3和y_p3_p3计算电路。