CN102055495B - 一种基于高速总线和gpu的多维混合扩频系统及方法 - Google Patents

Abstract

本发明涉及一种基于高速总线和GPU的多维混合扩频系统及方法，属于通信技术领域。具体包括发送单元、GPU单元、接收单元及数据主控单元；其中，发送单元包括发射天线、发射射频模块及低中频/基带发模块；接收单元包括接收天线、接收射频模块及低中频/基带收模块；数据主控单元包含高速总线和主控/缓冲与显示模块。本发明采用多发多收、空时编码、并行处理及高速传输接收分集技术，并且结合直扩/跳频混合技术，使得整个系统集中了空、时、频三维的优势，使得实现的混合扩频系统在保密性和抗干扰能力方面都进一步大大的扩展；利用高速总线+GPU架构的框架优势，实现的多维混合系统的极快速数据传输以及快速码同步与码捕获性能。

Description

一种基于高速总线和GPU的多维混合扩频系统及方法

技术领域

本发明涉及一种基于高速总线和GPU的多维混合扩频系统及方法，属于通信技术领域。

背景技术

通信迅速发展的今天，电磁环境日益复杂，对通信系统抗干扰能力要求也越来越高。复杂的通信环境要求新的架构体制，因此设计实现顽存能力强，并有最低限度通信保障的通信系统，成为当今研究的重中之重。

直扩系统有利于信号的隐蔽，抗干扰和、保密性和抗多径能力强。跳频系统具有抗脉冲等多类干扰的强大能力，但是抗多径能力相对直扩系统较弱。同时，由于跳频信号本质上是窄带调制信号，具有很高的功率谱，因此跳速较低情况下，易于干扰其他用户，但也容易被检测和截获。直扩系统要达到强抗干扰能力必须加大扩频序列的长度，这样大大降低了调制数据的传输速率，两者之间是矛盾的。DS/FH混合扩频系统，具有DS与FH这两种扩频通信体制优点，能克服多径效应和远近效应。为了进一步提升混合扩频系统的性能，基于跳时或空时编码的多维混合扩频系统是扩频系统的发展趋势之一。研究和发展高动态DS/FH扩频系统中的各种关键技术是一条低成本、高效率的可行和必行之路。

Microsoft SORA平台是微软开发的基于PCIe总线的软硬件平台，有其特有的高速率、低延迟，处理资源丰富等优势，并且在在NSDI09最优论文之一的《SoraHigh Performance Software Radio Using General Purpose Multi-core Processors》中，Microsoft SORA平台基于PC机架构实现了802.11a/b/g协议，为本发明提出的系统提供了重要参考，即基于高速的PCIe总线，可以实现搭建无线通信收发平台。

基于多发多收天线的空时编码技术能够在原有单天线收发通信系统基础上显著提高系统数据速率，也是目前通信研究的热点之一。与此同时，CPU+GPU模式，能够充分发挥GPU先天优势，弥补CPU性能前进空间有限这一瓶颈，同时基于高速总线(目前GPU板卡均是基于PCIe总线)能够实现快速传输。

发明内容

本发明的目的为是提高混合扩频通信系统的频带利用率、抗干扰及衰落能力，提出一种基于高速总线和GPU技术的多维混合扩频系统及方法。

本发明的多维混合扩频系统包括发送单元、GPU单元、接收单元及数据主控单元。其中，发送单元包括发射天线、发射射频模块及低中频/基带发模块；接收单元包括接收天线、接收射频模块及低中频/基带收模块；数据主控单元包含高速总线和主控/缓冲与显示模块。

本发明的各部分连接关系如下：发送单元的发射天线、发射射频模块、低中频/基带发模块依次通过数据线连接；接收单元的接收天线、接收射频模块、低中频/基带收模块依次通过数据线连接；GPU单元、数据主控单元中的主控/缓冲与显示模块、发送单元的低中频/基带发模块和接收单元的低中频/基带收模块分别与高速总线互连。

所述的发射天线，包括多路射频频段天线，完成多路多维混合扩频射频信号的发送。

所述的发射射频模块，包括2n路缓冲、2n路BPF、n个跳频I、Q载波产生器、n个变压器、n个发射射频带通滤波器(TX BPF)、n个发射射频低通滤波器(TX LPF)和n路低噪放(LNA)，发射射频模块的连接关系如下：每一路的缓冲器分别与对应的BPF相连，每两路BPF与对应的一个I、Q载波产生器相连，I、Q载波产生器与相应的变压器相连，变压器与TX BPF相连，TX BPF与LNA相连，LNA与TX LPF相连；用于将模拟低中频/基带信号上变频到射频频段，进行射频处理。

所述的低中频/基带发模块，包括FPGA芯片、多路双路低中频/基带DAC；多路双路低中频/基带DAC分别与FPGA芯片互连；用于从高速总线接收GPU单元数据，将其转换为多路I、Q数据信号，再进行多路数模转换得到多路I、Q模拟低中频/基带信号输出。

所述的接收天线，包括多路射频频段天线，完成多路多维混合扩频射频信号的接收。

所述的接收射频模块，包括n路接收射频低通滤波器(RX LPF)、n路低噪放(LNA)、n个接收射频带通滤波器(RX BPF)、n个变压器、n路跳频I、Q载波产生、2n路BPF和2n路缓冲，接收模块的连接关系如下：每一路的RXLPF分别与对应路的LNA相连，LNA与对应路的RX BPF相连，RX BPF与对应路的变压器相连，变压器与对应路的I、Q载波产生器相连，I、Q载波产生器与相应的两路BPF相连，BPF与缓冲相连；用于将接收的多路多维混合扩频射频信号从射频频段下变频到多路I、Q模拟低中频/基带信号。

所述的低中频/基带收模块，包括多路双路低中频/基带ADC和FPGA芯片；多路双路低中频/基带DAC分别与FPGA芯片互连。多路双路低中频/基带ADC用于将多路I、Q模拟低中频/基带信号转换为多路I、Q数字低中频/基带信号，送入FPGA芯片；FPGA芯片用于将接收的数据送入高速总线，然后进入GPU单元。

所述的高速总线用于高速传输多路收发基带数据。

所述的主控/缓冲与显示模块包括大容量高速内存、显示器和CPU控制器。大容量高速内存和CPU控制器分别位于主板上，主板接口与显示器相连。大容量高速内存用于缓冲高速传输的多路收发基带数据；CPU控制器用于控制系统各模块的工作和状态监控；显示器用于显示设置参数及相关模块运行结果。

所述的GPU单元用于完成对大量低中频/基带收发的数据进行复杂基带收发算法处理。基带接收算法包括：将从高速总线输入的接收多路基带IQ数据进行信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理；基带发送算法包括：将信源数据信息经信源编码、调制、空时编码、交织、扩频、组帧、跳频及各种滤波基带处理。

本发明还提供了一种基于高速总线和GPU的多维混合扩频方法，具体实现步骤如下：

步骤A：数据主控单元对传输数据进行串并转换、生成多路基带信号，GPU单元对每一路进行交织、信道编码、空时编码等基带发送信号处理后，再由发送单元进行直接序列扩频及跳频载波调制，生成多路多维混合扩频射频信号，经多路发送天线发送。

步骤B：接收单元完成对多路多维混合扩频射频信号的接收，由数据主控单元控制高速总线将接收信号经缓冲后输出到GPU单元中，GPU单元对每一路分别进行信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理，最终恢复信源发送的符号。

所述步骤A具体包括：

步骤A1：“数据主控单元”中的“主控/缓冲与显示模块”中生成信源符号并进行串并转换成多路基带信源符号；

步骤A2：“GPU单元”对步骤A1中生成的多路基带信源符号的每一路进行信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理，生成基带多维混合信号；

步骤A3：步骤A2生成的基带多维混合信号经“数据主控单元”中的“高速总线”送到发送单元的“低中频/基带发模块”；

步骤A4：“低中频/基带发模块”将接收到的多路基带多维混合信号进行多路DAC数模转换成多路模拟低中频/基带信号；

步骤A5：“发送单元”的“发射射频模块”将步骤A4生成的多路模拟低中频/基带信号进行上变频处理生成多路多维混合射频模拟信号；

步骤A6：“发送单元”的多路发送天线将步骤A5生成的多路多维混合射频模拟信号发送出去。

所述步骤B具体包括：

步骤B1：“接收单元”的多路接收天线接收多路多维混合扩频射频信号；

步骤B2：“接收单元”的“接收射频模块”将步骤B1接收的多路多维混合扩频射频信号进行下变频处理生成多路多维模拟低中频/基带信号；

步骤B3：步骤B2输出的多路多维模拟低中频/基带信号在“低中频/基带收模块”中进行多路ADC模数转换成多路多维数字低中频/基带信号；

步骤B4：“数据主控单元”的高速总线接收步骤B3输出的多路多维数字低中频/基带信号，经缓冲后输出到“GPU单元”中；

步骤B5：“GPU单元”对步骤B4输出的多路多维数字低中频/基带信号完成信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理，恢复信源发送的多路符号。

步骤B6：步骤B5输出的已恢复的多路信源符号经“数据主控单元”中“高速总线”输出到“主控/缓冲与显示模块”进行并串转换。最后生成信源发送的符号。

通过上述步骤A及步骤B完成了在基于高速总线和GPU的多维混合扩频系统中的扩频通信过程。

有益效果

1.本发明采用多发多收、空时编码、并行处理及高速传输接收分集技术，并且结合直扩/跳频混合技术，使得整个系统集中了空、时、频三维的优势，使得实现的混合扩频系统在保密性和抗干扰能力方面都进一步大大的扩展。

2.本发明中的高速总线，可实现极快速数据传输能力；以PCIe总线为例，此总线的极限传输速率即：PCIe2.0x16可高达64Gbps，满足高性能混合扩频处理平台以及高性能计算中PCIe总线接口定时控制能力的需求；

3.本发明框架下的多维混合DS/FH扩频系统技术指标方面能达到高动态范围、跳频速率高(模拟4000跳，数字100跳)延时低：1us内，同时能够有效对抗顽固的宽频带干扰和混合干扰，和能实现高度保密特性；

4.利用高速总线(如PCI-express)+GPU架构的框架优势，实现的多维混合系统的快速码同步与码捕获性能。

附图说明

图1是本发明的混合扩频系统结构示意图；

图2是本发明的发射射频处理框图；

图3是本发明的低中频/基带发模块处理框图；

图4是本发明的接收射频处理处理框图；

图5是本发明的低中频/基带收模块处理框图；

图6是本发明实施例1的GPU单元处理框图；

图7是本发明方法实施例2的发送部分信号处理过程；

图8是本发明方法实施例2的发送部分流程图；

图9是本发明方法实施例2的接收部分信号处理过程；

图10是本发明方法实施例2的接收部分流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图和实施例作进一步说明。

实施例1

参见图1，本发明提供了一种基于高速总线和GPU的多维混合扩频系统，该系统包括发送单元、GPU单元、接收单元及数据主控单元。其中，发送单元包括“发射天线”、“发射射频模块”及“低中频/基带发模块”；接收单元包括“接收天线”、“接收射频模块”及“低中频/基带收模块”；数据主控与缓存单元包含“主控/缓冲与显示”和“高速总线”。

“发送天线”完成多路多维混合射频模拟信号的发送；

“发射射频模块”将“低中频/基带发模块”输出的多路模拟低中频/基带信号上变频到多路射频模拟信号输出到多路发送天线；

“低中频/基带发模块”将数据主控单元传输来的多路多维基带混合扩频数据经过多路DAC数模转换成多路模拟低中频/基带信号输出到“发送单元”的“发射射频模块”中；

“接收天线”接收多路多维混合射频模拟信号；

“接收射频模块”将多路接收天线接收到的多路射频模拟信号进行下变频等射频处理环节，输出模拟低中频信号输出到“低中频/基带发模块”；

“低中频/基带收模块”将“接收单元”的“接收射频模块”输出的多路多维基带混合扩频模拟信号进行多路ADC模数转换输出到数据主控单元。

本发明的发射射频处理框图参见图2，发射射频模块提供n个RF通道。本实例中选用4个射频通道，将数据主控单元传来的多路模拟低中频/基带信号上变频到射频(本例中是2.4G)频段，并通过发送天线发送射频处理后的多路多维混合扩频射频信号。

本发明的低中频/基带发模块框图参见图3，低中频/基带发模块将经高速总线从GPU单元输出的并行数据及交互信息经FPGA高速总线接口输入，在FPGA芯片内经过相应算法和协议转换，送入多路基带/低中频DAC，转换成为多路I、Q模拟低中频/基带信号输出。

本发明的接收射频模块处理框图参见图4，该模块提供n个RF通道的接收射频处理。本实例中是4个射频通道，将接收天线接收来的4个RF通道的RF信号下变频到模拟低中频/基带信号输出。

本发明的低中频/基带收模块处理框图参见图5，低中频/基带收模块将经接收射频模块输出的多路I、Q模拟低中频/基带信号进行多双路基带/低中频ADC采样，并在FPGA芯片内经过相应算法和协议转换，再经高速总线接口输出到GPU单元。

GPU单元完成系统中各种发送和接收基带算法参见图6。其中，基带接收算法包括：将从高速总线输入的接收多路基带IQ数据进行信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理，恢复信源发送的多路符号；基带发送算法包括：将信源数据信息经信源编码、调制、空时编码、交织、扩频、组帧、跳频及各种滤波基带处理，然后从高速总线输出，经缓存/主控输出到低中频/基带发模块中。

本实例中的接收单元选用4个射频收通道，每路射频通道中配备4条双极性天线，天线接口为SMA RF接口；低中频/基带收模块中的多通道ADC板的单路采样速率为最高160Msps，接口为PCIe总线，板卡型号为ICS1555，板卡上的FPGA型号为xilinx公司的SX95T系列；本实例中的发送单元选用4个射频发通道，发送天线将发射射频模块从低中频/基带发模块接入的模拟低中频/基带信号上变频到射频(本例中是2.4G)频段，低中频/基带发模块中的多通道DAC采样速率为最高200Msps，接口为PCIe总线，板卡型号为ICS-564A，板卡上的FPGA型号为xilinx公司的SX95T系列。GPU单元的GPU型号选用NVidia公司的Tesla 2050。

实施例2

本实施例中的基于高速总线和GPU的多维混合扩频方法，具体实现过程为：

步骤1：发送单元、GPU单元以及数据主控单元完成对传输数据符号进行信源编码/交织/信道编码/空时编码等基带处理，生成多路多维混合扩频已调已扩已跳的基带数据信号；

步骤2“数据主控单元”中的“主控/缓冲与显示模块”中生成信源符号；再对此信源符号进行串并转换生成多路并行未处理的基带数据符号；每一路混合数据再进行交织、信道编码、空时编码、成形、成帧等基带发送信号处理后，分别进行直接序列扩频及基带跳频调制，生成多路多维混合扩频数字基带信号，基带信号处理的过程如图7所述。

步骤3：发送单元的“低中频/基带发模块”完成将步骤1输出的多路多维混合扩频数字基带信号经过多路DAC数模转换成多路模拟低中频/基带信号；

步骤4：“发送单元”的“发射射频模块”利用频率合成器和混频器将步骤2输出的多路模拟低中频/基带信号进行上变频等处理得到模拟多路多维射频混合扩频信号。

步骤5：多路发射天线发送多路多维射频混合扩频信号。以上发射过程如图8所示。

步骤6：多路接收天线接收多路多维射频混合扩频信号。

步骤7：接收单元的“接收射频模块”利用频率合成器和混频器对模拟多路多维射频混合扩频信号下变频得到模拟多路多维基带混合扩频信号。

步骤8：接收单元的“低中频/基带收模块”实现将模拟多路多维基带混合扩频信号经多路ADC转换为数字多路多维基带混合扩频信号。

步骤9：GPU单元以及数据主控单元完成对数字基带多路多维混合扩频信号的接收，并对每一路分别进行解跳频、解扩及信道估计、均衡、解交织信道译码等复杂的接收基带信号处理，如图9所述。

步骤10：最终恢复信源发送的符号。步骤6至步骤10的接收过程如图10所示。

GPU单元生成的数字频率合成器及数字锁相环对多路多维基带混合扩频信号进行载波同步及解跳频。输出数字多路多维基带直扩扩频信号；GPU单元的收基带处理部分，将数字多路多维直扩信号进行码同步和解扩频，空时译码，信道译码/解交织等环节得到发端传输的数据符号。

在实际应用中，每一路发送符号数据，经1路转多路的串并转换后，再进行若干编码和变换，包括信源编码，交织，信道编码以及空时编码等处理；其后每一路数据再串并转换成I/Q两路数据，每一路进行直接序列扩频，扩频后再进行QPSK调制，然后再进行基带跳频得出最终的数字基带多维多路混合扩频信号。接收端将若干模拟变换后输出的数字基带多维多路混合扩频信号，每一路含I/Q两路(共2n路信号)，然后再进行基带解跳，解扩，码同步，载波同步，信道均衡等环节，再进行逆IQ，即并串转换成n路信号，变成数字基带已解扩信号，然后再进行若干基带编码等的逆变换过程，包括解交织，信道译码、空时译码、信源译码等，最后进行并串转换将n路恢复的信源符号转换成一路发端发送的信源符号。

针对本发明实施例提出的混合扩频通信系统，下面给出具体系统参数，本实施例的系统采用4路射频及模拟低中频/基带信号；I/Q两路直接序列扩频码长度为255，码片速率可达到1.024MHz、调制方式为QPSK、相邻跳频频点间隔为1.024MHz、数字跳频点数为81、总的系统带宽可达到82.944MHz、模拟跳频速率可达到3000跳/s，直接序列扩频增益为24dB，等效跳频增益为19dB、总的扩频增益可达43dB、信息传输速率为165.888Mbps。采用本实施例的混合扩频通信系统，已经实现了上述系统参数及性能指标，其中模拟跳频速率已达3000跳，在国内属于领先，由于GPU资源还有很大的利用空间，因此后续数字跳频速率可以进一步提高系统总体跳频速率；另外根据系统信息传输速率165.888Mbps和系统总带宽82.944MHz，可得到系统频带利用率为2，后续经过算法及GPU两方面的优化，有望将频带利用率进一步提高。与非本架构的混合扩频系统相比，从系统实现难度及开发周期来讲，本架构都是方便而且快速及性能优良的。

本发明实施例将空时编码、直扩和跳频技术结合起来，实现了一种多维混合扩频通信系统，该通信系统在直接序列扩频的基础上进一步增加了载波在伪随机跳频序列的控制下进行随机跳变的功能，极大地扩展了整个通信系统的频谱，由于其包含直接序列扩频技术，所以发射频谱具有很低的功率谱密度，不会对其它信号产生干扰，同时还可以隐蔽自己，具有极高的保密性和抗干扰性；另外，由于该混合系统还增加了载波随伪随机序列跳变的功能，大大扩展了信号的频谱，增加了干扰难度，进一步提高了系统的抗干扰能力，同时本系统使用多发多收，利用空时编码技术，在带宽一定，单路数据速率一定的情况下，进一步扩展了系统的频带利用率的数据传输速率，大大提高了系统的综合性能。本发明实例采用多种技术，实现了空、时、频三维混合扩频系统，同时在具体扩频实现环节，跳频部分，采用两级跳频机制，每一级跳频采用不同的扩频序列，提高了系统的保密性。

以上所述仅为本发明的较佳实例，并不用以限制本发明，凡在本发明所涵盖的精神和原则之内，所作的任何修改、改进以及等同替换等等，均应属于本发明的保护范围。

Claims (7)

1.一种基于高速总线和GPU的多维混合扩频系统，其特征在于：包括发送单元、GPU单元、接收单元及数据主控单元；其中，发送单元包括发射天线、发射射频模块及低中频/基带发模块；接收单元包括接收天线、接收射频模块及低中频/基带收模块；数据主控单元包含高速总线和主控/缓冲与显示模块；

上述各部分连接关系如下：发送单元的发射天线、发射射频模块、低中频/基带发模块依次通过数据线连接；接收单元的接收天线、接收射频模块、低中频/基带收模块依次通过数据线连接；GPU单元、数据主控单元中的主控/缓冲与显示模块、发送单元的低中频/基带发模块和接收单元的低中频/基带收模块分别与高速总线互连；

所述的GPU单元用于完成对大量低中频/基带收发的数据进行复杂基带收发算法处理；基带接收算法包括：将从高速总线输入的接收多路基带IQ数据进行信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理；基带发送算法包括：将信源数据信息经信源编码、调制、空时编码、交织、扩频、组帧、跳频及各种滤波基带处理；

所述的低中频/基带发模块包括FPGA芯片、多路双路低中频/基带DAC；多路双路低中频/基带DAC分别与FPGA芯片互连；用于从高速总线接收GPU单元数据，将其转换为多路I、Q数据信号，再进行多路数模转换得到多路I、Q模拟低中频/基带信号输出；

所述的低中频/基带收模块，包括多路双路低中频/基带ADC和FPGA芯片；多路双路低中频/基带DAC分别与FPGA芯片互连；多路双路低中频/基带ADC用于将多路I、Q模拟低中频/基带信号转换为多路I、Q数字低中频/基带信号，送入FPGA芯片；FPGA芯片用于将接收的数据送入高速总线，在进入GPU单元。

2.根据权利要求1所述的一种基于高速总线和GPU的多维混合扩频系统，其特征在于：所述的发射天线包括多路射频频段天线，用于完成多路多维混合扩频射频信号的发送；所述的接收天线包括多路射频频段天线，用于完成多路多维混合扩频射频信号的接收。

3.根据权利要求1所述的一种基于高速总线和GPU的多维混合扩频系统，其特征在于：所述的发射射频模块包括2n路缓冲、2n路带通滤波器、n个跳频I、Q载波产生器、n个变压器、n个发射射频带通滤波器、n个发射射频低通滤波器和n路低噪放；其连接关系为：每一路的缓冲器分别与对应的带通滤波器相连，每两路带通滤波器与对应的一个I、Q载波产生器相连，I、Q载波产生器与相应的变压器相连，变压器与发射射频带通滤波器相连，发射射频带通滤波器与低噪放相连，低噪放与发射射频低通滤波器相连；用于将模拟低中频/基带信号上变频到射频频段，进行射频处理。

4.根据权利要求1所述的一种基于高速总线和GPU的多维混合扩频系统，其特征在于：所述的主控/缓冲与显示模块包括大容量高速内存、显示器和CPU控制器；大容量高速内存和CPU控制器分别位于主板上，主板接口与显示器相连；大容量高速内存用于缓冲高速传输的多路收发基带数据；CPU控制器用于控制系统各模块的工作和状态监控；显示器用于显示设置参数及相关模块运行结果。

5.根据权利要求1所述的一种基于高速总线和GPU的多维混合扩频系统，其特征在于：所述的接收射频模块，包括n路接收射频低通滤波器、n路低噪放、n个接收射频带通滤波器、n个变压器、n路跳频I、Q载波产生、2n路带通滤波器和2n路缓冲；其连接关系为：每一路的接收射频低通滤波器分别与对应路的低噪放相连，低噪放与对应路的接收射频带通滤波器相连，接收射频带通滤波器与对应路的变压器相连，变压器与对应路的I、Q载波产生器相连，I、Q载波产生器与相应的两路带通滤波器相连，带通滤波器与缓冲相连；用于将接收的多路多维混合扩频射频信号从射频频段下变频到多路I、Q模拟低中频/基带信号。

6.根据权利要求1所述的一种基于高速总线和GPU的多维混合扩频系统，其特征在于：所述的高速总线用于高速传输多路收发基带数据。

7.一种基于高速总线和GPU的多维混合扩频方法，其特征在于实现步骤如下：

步骤A：数据主控单元对传输数据进行串并转换、生成多路基带信号，GPU单元对每一路进行交织、信道编码、空时编码等基带发送信号处理后，再由发送单元进行直接序列扩频及跳频载波调制，生成多路多维混合扩频射频信号，经多路发送天线发送；

步骤B：接收单元完成对多路多维混合扩频射频信号的接收，由数据主控单元控制高速总线将接收信号经缓冲后输出到GPU单元中，GPU单元对每一路分别进行信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理，最终恢复信源发送的符号；

所述步骤A具体包括：

步骤A1：“数据主控单元”中的“主控/缓冲与显示模块”中生成信源符号并进行串并转换成多路基带信源符号；

步骤A2：“GPU单元”对步骤A1中生成的多路基带信源符号的每一路进行信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理，生成基带多维混合信号；

步骤A3：步骤A2生成的基带多维混合信号经“数据主控单元”中的“高速总线”送到发送单元的“低中频/基带发模块”；

步骤A4：“低中频/基带发模块”将接收到的多路基带多维混合信号进行多路DAC数模转换成多路模拟低中频/基带信号；

步骤A5：“发送单元”的“发射射频模块”将步骤A4生成的多路模拟低中频/基带信号进行上变频处理生成多路多维混合射频模拟信号；

步骤A6：“发送单元”的多路发送天线将步骤A5生成的多路多维混合射频模拟信号发送出去；

所述步骤B具体包括：

步骤B1：“接收单元”的多路接收天线接收多路多维混合扩频射频信号；

步骤B2：“接收单元”的“接收射频模块”将步骤B1接收的多路多维混合扩频射频信号进行下变频处理生成多路多维模拟低中频/基带信号；

步骤B3：步骤B2输出的多路多维模拟低中频/基带信号在“低中频/基带收模块”中进行多路ADC模数转换成多路多维数字低中频/基带信号；

步骤B4：“数据主控单元”的高速总线接收步骤B3输出的多路多维数字低中频/基带信号，经缓冲后输出到“GPU单元”中；

步骤B5：“GPU单元”对步骤B4输出的多路多维数字低中频/基带信号完成信道估计、信道译码、均衡、解扩、空时译码、解交织、解调、解跳及各种滤波基带处理，恢复信源发送的多路符号；

步骤B6：步骤B5输出的已恢复的多路信源符号经“数据主控单元”中“高速总线”输出到“主控/缓冲与显示模块”进行并串转换，最后生成信源发送的符号。

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