CN102055486A - 低密度校验码在无线数据通信中的应用 - Google Patents

Abstract

本发明低密度校验码在无线数据通信中的应用，它包括LDPC编码器的实现、LDPC译码器的实现和LDPC编译码测试，LDPC编译码测试包括FPGA硬件误码测试、视频接口测试和吞吐率测试。本发明的优点是：对编解码的性能测试表明，采用LDPC编码的无线数据传输方式可以在较恶劣的环境下实现可靠的数据传输，并且可以兼顾成本和性能。

Description

低密度校验码在无线数据通信中的应用

技术领域

本发明涉及低密度校验码在无线数据通信中的应用。

背景技术

传统数据通信方式主要是有线方式，如最早的RS-232和RS-485等工业总线以及后续出现的一些高速工业总线。为了解决通信速率和布线等问题，出现了更为便捷无线数据传播方式。目前常用的主要是基于802.11协议的WLAN方式，该方式在物理层基于OFDM调制可以有效解决多径问题，子载波调制方式可采用PSK和QAM等调制方式，在数据链路层采用CRC冗余纠错方法进行以数据包为基础的包交换，纠错方法是采用发错重发的方式，因此在环境比较恶劣的情况下，特别是无线传输的情况下由于通信本身误码率较高，传输速率会受到较大的影响。目前绝大多数的数据通信方式无论是有线的或者是无线的都是基于这种数据纠错方式的。如USB2.0协议下最高传输速度可达480Mps，但一般情况下只能达到100多Mbps，原因就在于纠错体制过于简单。现在随着技术的发展，许多高性能的纠错方法已经可以低成本实现了，因此完全可以引入到数据通信特别是无线数据通信中。

对于某些较大的数据包当误码率较大时即使重发成功概率也很低。因此在低信噪比下这种通信方式就失效了，为了解决这个问题，可以采用一些有效的纠错编码，比较经典的有卷积编码和RS编码，

卷积编码的编码方式很简单，译码方式采用基于软判决维特比译码，实现复杂度较大，由于采用了软判决译码，一般在通信中作为内码使用，直接对信道接收数据进行译码；RS编码编码复杂度相对较小，但要比卷积编码复杂，译码复杂度很大。

低密度校验码是一种性能极高的纠错编码，1965年就由Galler提出，基于当时的技术水平只停留在了理论阶段。直到20世纪末到本世纪初才开始真正应用于通信中。由于实现方法比较复杂，一般都用于一些特殊场合，如深空通信，军用通信等领域，民用领域涉及较少。

低密度校验码（LDPC码）的编码复杂度不大并，具有极高的纠错能力，而且与LDPC码的码长成线性关系，LDPC码的译码算法虽然具有一定复杂性，但是由于在一般的数据传输的应用场合中数据上行和下行具有非对称性。如无线视频监控系统中，视频数据通过无线传输需要很大的上行带宽，但是由于上行只需要进行编码不需要解码。而中央控制设备在系统中只需要一套，一般制造成本可以较高，因此中央控制设备上实现解码算法是可能的，而在终端设备如摄像头上，只需要实现编码算法即可。而对于终端设备而言，下行链路通常都是用来传输一些低速率控制指令，这些指令可以通过简单的编解码方式来实现，只要通信速率足够低，一样可以实现可靠传输。

发明内容

本发明的目的是提供一种低密度校验码在无线数据通信中的应用，其纠错性能极高，误码率低，通信速率高，能实现可靠传输。

本发明采用的技术方案是：

    低密度校验码在无线数据通信中的应用，它包括LDPC编码器的实现、LDPC译码器的实现和LDPC编译码的测试，所述LDPC编译码的测试包括FPGA硬件误码测试、视频接口测试和吞吐率测试；

一、所述LDPC编码器的实现，在编码器设计中，采用了基于Q矩阵的准规则LDPC码编码算法结构，准规则LDPC编码器的设计如下：

根据式                                                

                     （1）

可知编码过程应先计算

 

                            

然后再进行累加得到所有校验位的值，上述（1）式要用如下方法计算：

（1）先将一帧数据进行缓冲，按照一定规则存入RAM中；

（2）根据内元素1的位置选择RAM中所存相应的信息位进行累加或异或运算；

（3）将上一步结果进行累加，每次累加的结果分别代表一个校验位，累加结束即得到了所有校验位；

（4）在输出校验位后再顺序输出原信息比特；

    二、LDPC译码器的实现，采用迭代译码，首先按照H矩阵的结构将矩阵分割为4×4的分块矩阵，将矩阵分割成4×2，再进行以下步骤：

a、软判决数据，先进入输入缓冲；

b、进行校变量节点初始化，变量节点初始化后更新；

     c、完成变量节点数据更新后开始更新校验节点；

d、进行完校验节点的更新以后再将更新结果顺序存入校验节点更新RAM中。

    所述LDPC编码器由编码地址发生器、数据缓冲I、数据缓冲II、异或累加模块和二选一模块构成。

    将待编码的信息比特分别存入数据缓冲I和数据缓冲II，数据缓冲I中存入的信息比特进入异或累加模块参与异或运算，编码地址发生器共有K个单元，每个单元代表

的一行，每行可以输出四个地址，地址值为该行1元素在段中的相对位置，地址值寻址数据缓冲I中相应的信息比特，数据缓冲II中的数据顺序进入并保持顺序不变，在校验位输出完毕后再顺序输出作为编码结果中的信息位。

    所述LDPC译码器由变量节点更新单元、校验节点更新单元，数据存储模块，地址产生模块，输入缓冲模块、输出缓冲模块和判决模块构成。

    应用于FPGA硬件误码测试的FPGA硬件误码测试系统包括输入缓冲器、输出缓冲器、LDPC编码器、LDPC译码器，映射加噪、噪声存储ROM和误码仪。

FPGA硬件误码测试：将误码仪加在输入缓冲器和输出缓冲器两端，编码数据从输入缓冲器输入经LDPC编码器编码，再映射加噪后，经LDPC译码器译码后从输出缓冲器输出。

所述映射加噪中加噪方法如下：将编码数据首先进行映射，然后根据映射后的功率利用matlab计算相应Eb/N0下的噪声方差，产生相应大小的噪声序列，利用FPGA中的剩余存储资源存储于FPGA中，噪声序列长度选择为16384点。

     所述应用于视频接口测试的视频接口测试系统包括：摄像头、显示器、视频编码器、视频解码器、TS流转串行、串行转TS流、旁路器、LDPC编码器、LDPC译码器、映射加噪和噪声存储ROM。

    视频接口测试：摄像头连接视频编码器，所述视频编码器经TS流转串行与LDPC编码器连接，所述LDPC编码器经映射加噪后从LDPC译码器输出，所述LDPC译码器与串行转TS流连接，所述串行转TS流与视频解码器连接，所述视频解码器与显示器连接，所述TS流转串行与LDPC编码器两端连接有旁路器A，所述LDPC译码器与串行转TS流两端连接有旁路器B。

    所述测试时将一定Eb/N0条件下的噪声序列固化在噪声存储ROM中，连接视频编解码设备进行测试：

测试1：旁路LDPC编解码模块，经测试Eb/N0在10DB以上才能有画面显示，Eb/N0在12DB以上画面才较流畅；

测试2：不旁路LDPC编解码模块，经测试Eb/N0在3DB以上才能有画面显示，Eb/N0在3.5DB以上画面较流畅；

通过对比画面质量，LDPC编解码器与视频编解码器连接时的纠错性能与单独测试时相当，与未加编码时相比的在1e-6误码率下编码增益大于8dB；

所述吞吐率测试：经测试，迭代次数为12次时，系统时钟为40MHz时吞吐率可达4Mbps，当迭代次数为8次时，系统时钟为40MHz时吞吐率可达5Mbps；系统时钟为80MHz时迭代12次吞吐率可达8Mbps，系统时钟为80MHz时迭代8次可达10Mbps。

本发明的优点是：对编解码的性能测试表明，采用LDPC编码的无线数据传输方式可以在较恶劣的环境下实现可靠的数据传输，并且可以兼顾成本和性能。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细描述。

图1是本发明的LDPC编码器的整体结构框图。

图2是本发明的LDPC编码器编码时序仿真图。

图3是本发明的LDPC译码器的整体结构框图。

图4是本发明的LDPC译码器输入时序仿真图。

图5是本发明的LDPC译码器译码输出时序仿真图。

图6是本发明的FPGA硬件误码测试系统框图。

图7是本发明的视频接口测试系统框图。

其中：1、编码地址发生器，2、数据缓冲I，3、数据缓冲II，4、异或累加模块，5、二选一模块，6、变量节点更新单元，7、校验节点更新单元，8、数据存储模块，9、地址产生模块，10、输入缓冲模块，11、输出缓冲模块，12、判决模块，13、输入缓冲器，14、输出缓冲器，15、LDPC编码器，16、LDPC译码器，17、映射加噪，18、噪声存储ROM，19、误码仪，20、摄像头，21、显示器，22、视频编码器，23、视频解码器，24、TS流转串行，25、串行转TS流，26、旁路器A，27、LDPC编码器，28、LDPC译码器，29、映射加噪，30、噪声存储ROM，31、旁路器B。

具体实施方式

本发明的低密度校验码在无线数据通信中的应用，它包括LDPC编码器的实现、LDPC译码器的实现和LDPC编译码的测试，LDPC编译码的测试包括FPGA硬件误码测试、视频接口测试和吞吐率测试，

LDPC编码器的实现：

在编码器设计中，采用了基于Q矩阵的准规则LDPC码编码算法结构，准规则LDPC编码器的设计如下：

根据式

                     （1）

可知编码过程应先计算

 

                            

然后再进行累加得到所有校验位的值，上述（1）式可以用如下方法计算：

（1）先将一帧数据进行缓冲，按照一定规则存入RAM中；

（2）根据内元素1的位置选择RAM中所存相应的信息位进行累加或异或运算；

（3）将上一步结果进行累加，每次累加的结果分别代表一个校验位，累加结束即得到了所有校验位；

（4）在输出校验位后再顺序输出原信息比特。

如图1是LDPC编码器的整体结构框图，LDPC编码器由编码地址发生器1、数据缓冲I2、数据缓冲II3、异或累加模块4和二选一模块5构成，待编码的信息比特分别存入两个缓冲内，其中数据缓冲II3是顺序存入，数据缓冲I2实际上由4块RAM构成，数据缓冲I2的构造是由

的结构决定的，

的每一行都有4个1，分布在4个段中，每段长度为k/4，并且每段只有一个1，存入数据时将第1到第k/4个信息比特存在第一块RAM中，将第k/4+1到第k/2个数据存于第二块RAM中，这样以此类推，这种存储结构可以保证在计算校验位时可以同时将第

行中4个1元素所对应的信息比特同时读出参与异或运算。由于信息进入数据缓冲I的时候是顺序进入分块存储的，而读出的时候是根据矩阵

的结构读出该矩阵每行中元素1所在位置对应的信息比特，因此在读出时需要作地址控制。为了方便设计读数据缓冲I2的地址也存在一个RAM中，RAM中的信息由矩阵

的结构决定。地址发生RAM共有K个单元，每个单元代表

的一行，每行可以输出四个地址，地址值为该行1元素在段中的相对位置，可以用于寻址数据缓冲I2中相应的信息比特，而数据缓冲II3中的数据顺序进入并保持顺序不变。在校验位输出完毕后再顺序输出作为编码结果中的信息位。这样的编码结构需要的存储空间主要有两块：其一是数据缓冲I2和数据缓冲II3总共大约需要Nbit存储空间，其二是编码地址发生器1的所需存储空间需要

bit，其中N表示存放一个地址所需的空间，地址的位数由码长决定一般长度应为，如k=20,则N=3。

这种编码方式除了消耗上述存储资源外几乎只需要少量逻辑门进行异或和累加运算，存储资源的消耗则接近线性，并且实际上在码长较长的时候消耗的存储资源也较少，相对FPGA较多的内嵌式存储器资源所占比例及其有限，而逻辑资源的消耗则小到几乎完全可以忽略。

如图2是的LDPC编码器编码时序仿真图，最终在Altera公司的EP2C50F484I8上实现（2000，1000）的编码器总共消耗逻辑单元259个，大约占总资源的0.5%，消耗存储资源10024bit，大约占总资源的1.7%。完全可以用低成本的小容量FPGA实现编码器功能。除此之外由于这种编码方法可以较为灵活的改变校验矩阵H，由于编码时地址产生模块的地址是预先存储的，因此只要基本结构不变，也就是每个小块的重数不变就可以通过改变地址产生模块的预置值而改变H矩阵。这样就更具灵活性。

LDPC译码器的实现：

LDPC译码器的实现采用迭代译码，迭代译码过程是一个多个单元并行进行垂直迭代和水平迭代，然后进行多次重复迭代的过程，考虑实现时的资源消耗基本上LDPC码的FPGA实现都是串并结合的结构。

由于我们采用的是旋转法构造的H矩阵，该矩阵本身就是一个分块矩阵。H矩阵左半部分是一个双对角阵而右半部分是一个4×4的分块矩阵，整个结构很适合于串并结合的译码结构。如果采用全并行的译码方式那就需要k个水平迭代计算单元和n个垂直迭代运算单元。而当n很大时降占据大量的资源。而根据现有H矩阵的结构进行串并结合的译码结构只需要6个水平迭代运算单元和4个垂直迭代运算单元。这样即使码长再长也不会增加计算单元的数量。

如图3为LDPC译码器的整体结构框图，LDPC译码器由变量节点更新单元6、校验节点更新单元7，数据存储模块8，地址产生模块9，输入缓冲模块10、输出缓冲模块11和判决模块12构成，首先按照H矩阵的结构将矩阵分割为4×4的分块矩阵，将

矩阵分割成4×2，这样就保证了

每个子矩阵的每一行每一列都只有一个1元素而，而

虽然每个行列都有1到2个1元素但是其它元素都为0，可以将这两个1元素分别分配给相应的运算单元进行更新并不会产生冲突。

再进行以下步骤：

a、软判决数据，先进入输入缓冲。写入输入缓冲时数据根据地址发生器产生的地址写入缓冲中，每个单元8bit。读出时按照64位顺序读出，效果就是这64位包含了每个分块矩阵中某一列所对应的软判决数据，原因是每次变量节点更新计算式要求6个单元同时工作的。这就必须把这6个单元对应的外信息值全部同时读出来（双对角阵部分由于只有两个对角列所以，虽然有4列分块矩阵也只分配两个计算单元）。

b、进行校变量节点初始化。将计算出来的变量节点初始化值更新变量节点，变量节点和校验节点的更新值分别用两块同样大小的RAM存储，根据变量节点更新模块和校验节点更新模块的数目，各需要24块RAM用来存储更新数据，每块RAM都为k/4个单元。

    c、 完成变量节点数据更新后开始更新校验节点。由于变量节点更新属于水平迭代，所以变量节点更新的数据是按照水平方式进行索引存储的，而校验节点更新是垂直迭代需要的数据要根据垂直索引方式读出，这就需要读出变量节点更新RAM数据时必须要按一定顺序读出，由于存储RAM已经进行分块，分块是根据H矩阵本身的特点进行的，分块的结果保证了每个子矩阵在迭代时在每一行或者列上只有一个1元素，因此只要根据一定规律读出数据是不会发生冲突的。

d、进行完校验节点的更新以后再将更新结果顺序存入校验节点更新RAM中。待再次更新变量节点时再按照水平索引规律读出即可，这样反复进行水平迭代和垂直迭代直到达到最大迭代次数为止，在每次更新校验节点的同时还要计算后验概率，这个后验概率每次都要存在一个缓冲中，每次迭代后覆盖旧的数值，当达到最大迭代次数时，这个后验概率即可进行判决，判决后的数据就是译码结果，去除其中校验位部分后就是信息位的译码结果。由于译码结果的输出并非顺序输出，还需要经过输出缓冲顺序后才按照顺序输出译码结果。

图4为LDPC译码器输入时序仿真图，图5为LDPC译码器译码输出时序仿真图，利用Altera公司的EP2C50F484I8实现（1000，2000）译码器总共耗费3237个逻辑单元，占总资源的6%，消耗存储器137579个bit占总资源的23%。由于译码过程中与H矩阵有关的信息都是以ROM的形式存储在FPGA（现场可编程门阵列）中只需改变ROM中存储的值就可以改变译码器对应的H矩阵。因此只要BLOCK-LDPC码的基本结构不变就可以很容易的更换H矩阵，该译码器具有一定的灵活性。译码算法虽然消耗的资源要比编码算法多很多，但是按照目前的FPGA技术，较为廉价的中等规模FPGA也可以实现该算法。如果不在大量终端单元使用，而只在中心控制单元使用，成本也是可以接受的。

如图6所示，FPGA硬件误码测试系统包括输入缓冲器13、输出缓冲器14、LDPC编码器15、LDPC译码器16，映射加噪17、噪声存储ROM18和误码仪19，

FPGA硬件误码测试：误码仪19加在输入缓冲器13和输出缓冲器14两端，编码数据输入输入缓冲器13经LDPC编码器15后映射加噪17后经LDPC译码器16译码后从输出缓冲器14输出，映射加噪17中加噪方法如下：将编码数据首先进行映射，然后根据映射后的功率利用matlab计算相应Eb/N0下的噪声方差，产生相应大小的噪声序列，利用FPGA中的剩余存储资源存储于FPGA中，噪声序列长度选择为16384点，FPGA硬件误码测试结果（2000，1000）迭代12次，如下表所示：

图7是本发明的视频接口测试系统框图，视频接口测试系统包括：摄像头20、显示器21、视频编码器22、视频解码器23、TS流转串行24、串行转TS流25、旁路器、LDPC编码器27、LDPC译码器28、映射加噪29和噪声存储ROM30，

视频接口测试：摄像头20连接视频编码器22，视频编码器22经TS流转串行24与LDPC编码器27连接，LDPC编码器27经映射加噪29后从LDPC译码器28输出，LDPC译码器28与串行转TS流25连接，串行转TS流25与视频解码器23连接，视频解码器23与显示器21连接，TS流转串行24与LDPC编码器27两端连接有旁路器A26， LDPC译码器28与串行转TS流25两端连接有旁路器B31，

测试时将一定Eb/N0条件下的噪声序列固化在噪声存储ROM中，连接视频编解码设备进行测试。

测试1：旁路LDPC编解码模块，经测试Eb/N0在10DB以上才能有画面显示，Eb/N0在12DB以上画面才较流畅。

测试2：不旁路LDPC编解码模块，经测试Eb/N0在3DB以上才能有画面显示，Eb/N0在3.5DB以上画面较流畅。

通过对比画面质量，LDPC编解码器与视频编解码器连接时的纠错性能与单独测试时相当，与未加编码时相比的在1e-6误码率下编码增益大于8dB。

吞吐率测试：

迭代次数为12次时，系统时钟为40MHz时吞吐率可达4Mbps，当迭代次数为8次时，系统时钟为40MHz时吞吐率可达5Mbps；系统时钟为80MHz时迭代12次吞吐率可达8Mbps，系统时钟为80MHz时迭代8次可达10Mbps。

结论：

传统的数据通信方式包括无线数据通信方式，出于成本考虑都只采用了简单的纠错模式，一般采用CRC冗余校验，出错重发的模式。这种模式下要达到数据，特别是高速大容量数据的可靠传输一定要保证足够的Eb/N0。而对于无线数据传输来说Eb/N0往往是难以保证的。这就使得恶劣环境下无线数据传输的可靠性很难保证。采用复杂的编码方式可以解决这个问题。这些编码方式中LDPC码的效果是最好的，与RS码相比LDPC码更适用于无线数据通信。而RS码更适用于单纯的数据纠错。

在实现复杂度上，LDPC的编码复杂度和卷积码的编码复杂度都不大。译码复杂度无论是卷积码还是LDPC码都比较大。考虑到很多应用场合下数据上行链路和下行链路是非对称的。如无线视频监控系统中，视频终端设备的上行速率和性能要求很高。而下行一般只需要实现一些命令控制，较为简单。可以在上行链路上采用低成本的LDPC编码。而下行采用更为简单的其它无线通信方式。由于下行的数据速率低，容量小。简单的纠错方式也能满足要求。而中央控制设备一般在系统中只有一套，因此成本上不会提出过高要求。现有的LDPC解码方案已经可以满足要求。

对编解码的性能测试表明，采用LDPC编码的无线数据传输方式可以在较恶劣的环境下实现可靠的数据传输。并且可以兼顾成本和性能。

Claims (11)

1.低密度校验码在无线数据通信中的应用，其特征在于：它包括LDPC编码器的实现、LDPC译码器的实现和LDPC编译码的测试，所述LDPC编译码的测试包括FPGA硬件误码测试、视频接口测试和吞吐率测试；

一、所述LDPC编码器的实现，在编码器设计中，采用了基于Q矩阵的准规则LDPC码编码算法结构，准规则LDPC编码器的设计如下：

根据式                                                                     （1）

可知编码过程应先计算

 

                            

然后再进行累加得到所有校验位的值，上述（1）式要用如下方法计算：

（1）先将一帧数据进行缓冲，按照一定规则存入RAM中；

（2）根据

内元素1的位置选择RAM中所存相应的信息位进行累加或异或运算；

（3）将上一步结果进行累加，每次累加的结果分别代表一个校验位，累加结束即得到了所有校验位；

（4）在输出校验位后再顺序输出原信息比特；

    二、LDPC译码器的实现，采用迭代译码，首先按照H矩阵的结构将

矩阵分割为4×4的分块矩阵，将

矩阵分割成4×2，再进行以下步骤：

a、软判决数据，先进入输入缓冲；

b、进行校变量节点初始化，变量节点初始化后更新；

     c、完成变量节点数据更新后开始更新校验节点；

d、进行完校验节点的更新以后再将更新结果顺序存入校验节点更新RAM中。

2.根据权利要求1所述的低密度校验码在无线数据通信中的应用，其特征在于：所述LDPC编码器由编码地址发生器、数据缓冲I、数据缓冲II、异或累加模块和二选一模块构成。

3.根据权利要求2所述的低密度校验码在无线数据通信中的应用，其特征在于：将待编码的信息比特分别存入数据缓冲I和数据缓冲II，数据缓冲I中存入的信息比特进入异或累加模块参与异或运算，编码地址发生器共有K个单元，每个单元代表的一行，每行可以输出四个地址，地址值为该行1元素在段中的相对位置，地址值寻址数据缓冲I中相应的信息比特，数据缓冲II中的数据顺序进入并保持顺序不变，在校验位输出完毕后再顺序输出作为编码结果中的信息位。

4.根据权利要求1所述的低密度校验码在无线数据通信中的应用，其特征在于：所述LDPC译码器由变量节点更新单元、校验节点更新单元，数据存储模块，地址产生模块，输入缓冲模块、输出缓冲模块和判决模块构成。

5.根据权利要求1所述的低密度校验码在无线数据通信中的应用，其特征在于：应用于FPGA硬件误码测试的FPGA硬件误码测试系统包括输入缓冲器、输出缓冲器、LDPC编码器、LDPC译码器，映射加噪、噪声存储ROM和误码仪。

6.根据权利要求1或5所述的低密度校验码在无线数据通信中的应用，其特征在于：FPGA硬件误码测试：将误码仪加在输入缓冲器和输出缓冲器两端，编码数据从输入缓冲器输入经LDPC编码器编码，再映射加噪后，经LDPC译码器译码后从输出缓冲器输出。

7.根据权利要求6所述的低密度校验码在无线数据通信中的应用，其特征在于：所述映射加噪中加噪方法如下：将编码数据首先进行映射，然后根据映射后的功率利用matlab计算相应Eb/N0下的噪声方差，产生相应大小的噪声序列，利用FPGA中的剩余存储资源存储于FPGA中，噪声序列长度选择为16384点。

8.根据权利要求1所述的低密度校验码在无线数据通信中的应用，其特征在于：所述应用于视频接口测试的视频接口测试系统包括：摄像头、显示器、视频编码器、视频解码器、TS流转串行、串行转TS流、旁路器、LDPC编码器、LDPC译码器、映射加噪和噪声存储ROM。

9.根据权利要求1或8所述的低密度校验码在无线数据通信中的应用，其特征在于：视频接口测试：摄像头连接视频编码器，所述视频编码器经TS流转串行与LDPC编码器连接，所述LDPC编码器经映射加噪后从LDPC译码器输出，所述LDPC译码器与串行转TS流连接，所述串行转TS流与视频解码器连接，所述视频解码器与显示器连接，所述TS流转串行与LDPC编码器两端连接有旁路器A，所述LDPC译码器与串行转TS流两端连接有旁路器B。

10.根据权利要求9所述的低密度校验码在无线数据通信中的应用，其特征在于：所述测试时将一定Eb/N0条件下的噪声序列固化在噪声存储ROM中，连接视频编解码设备进行测试：

测试1：旁路LDPC编解码模块，经测试Eb/N0在10DB以上才能有画面显示，Eb/N0在12DB以上画面才较流畅；

测试2：不旁路LDPC编解码模块，经测试Eb/N0在3DB以上才能有画面显示，Eb/N0在3.5DB以上画面较流畅；

通过对比画面质量，LDPC编解码器与视频编解码器连接时的纠错性能与单独测试时相当，与未加编码时相比的在1e-6误码率下编码增益大于8dB。

11.根据权利要求1所述的低密度校验码在无线数据通信中的应用，其特征在于：所述吞吐率测试：经测试，迭代次数为12次时，系统时钟为40MHz时吞吐率可达4Mbps，当迭代次数为8次时，系统时钟为40MHz时吞吐率可达5Mbps；系统时钟为80MHz时迭代12次吞吐率可达8Mbps，系统时钟为80MHz时迭代8次可达10Mbps。

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