CN102053187B

CN102053187B - 一种具有触发装置的数字示波器

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Publication number: CN102053187B
Application number: CN2009102373994A
Authority: CN
Inventors: 王悦; 王铁军; 李维森
Original assignee: Rigol Technologies Inc
Current assignee: Rigol Technologies Inc
Priority date: 2009-11-10
Filing date: 2009-11-10
Publication date: 2013-11-27
Anticipated expiration: 2029-11-10
Also published as: CN102053187A

Abstract

本发明公开了一种具有触发装置的数字示波器，包括A/D转换模块、D/A转换模块、模拟前端模块、触发电路、分频器、FPGA和控制处理模块；其中，模拟前端模块分别连接A/D转换模块和触发电路，A/D转换模块连接FPGA，触发电路的输出分为两路，其中一路直接送入FPGA，另外一路经过分频器后送入FPGA，FPGA连接控制处理模块；控制处理模块连接D/A转换模块，D/A转换模块向触发电路输出比较电平。本数字示波器的触发带宽主要受前端模拟电路的限制，能够做到接近于前端模拟电路的带宽。

Description

一种具有触发装置的数字示波器

技术领域

本发明涉及一种具有触发装置的数字示波器，属于电磁测量仪器技术领域。

背景技术

数字示波器是由数据采集单元、A/D转换模块、扫描振荡器等组成的新型示波器。它除了可以用于观测电流的波形之外，还可以用于测定频率、电压强度等周期性物理过程，在科研、生产中发挥着十分重要的作用。

数字示波器的触发方式很多，常用的有边沿触发、脉宽触发、视频触发等。实现触发的方式一般采用触发比较器和逻辑电路结合方式实现。触发比较器将输入信号和触发电平进行比较后输出，由逻辑电路判断为何种触发，并控制信号采集过程。

如图1所示，现有数字示波器实现触发的过程是这样的：示波器信号输入，经过模拟前端模块，输出给A/D转换模块进行模数转换，同时输出给触发电路，进行信号触发。A/D转换模块的输出连接到FPGA(现场可编程门阵列)，进行数据处理。触发电路的另一个输入端为比较电平，触发电路输出连接到FPGA，触发电路一般由触发调理模块和触发比较器构成，触发比较器输出直接连接到FPGA。FPGA内部进行触发的判断，并控制采样过程。FPGA和控制处理模块连接，接受来自控制处理模块的控制命令，将数据输出给控制处理模块，并进行显示。控制处理模块控制D/A转换模块，用于产生触发电路所需要的比较电平。控制处理模块连接到输入模块的输出端，用于接受来自示波器按键及各种接口的操作命令。

但是，现有数字示波器普遍存在一个缺点，就是示波器实现的触发功能的带宽不高。触发功能的带宽主要受限于FPGA I/O的输入带宽。由于高速触发比较器带宽能够达几个GHz，而FPGA I/O的带宽一般为几百MHz，这样要实现具有几个GHz带宽的数字示波器，其触发功能就很难实现。

发明内容

本发明所要解决的技术问题在于提供一种具有新型触发装置的数字示波器。该触发装置可以解决现有技术中触发带宽不高，很难达到1GHz以上的缺点。

为实现上述的发明目的，本发明采用下述的技术方案：

一种具有触发装置的数字示波器，包括A/D转换模块和D/A转换模块，其特征在于：

所述具有触发装置的数字示波器还包括模拟前端模块、触发电路、分频器、FPGA和控制处理模块；其中，

所述模拟前端模块分别连接所述A/D转换模块和所述触发电路，所述A/D转换模块连接所述FPGA，所述触发电路的输出分为两路，其中一路直接送入所述FPGA，另外一路经过所述分频器后送入所述FPGA，所述FPGA连接所述控制处理模块；

所述控制处理模块连接所述D/A转换模块，所述D/A转换模块向所述触发电路输出比较电平。

其中，所述FPGA内部具有触发判断模块和频率计。

所述分频器为一个，该分频器的输出分为两路，分别送入所述触发判断模块和所述频率计。

或者，所述分频器为两个，其中第一分频器直接连接所述触发判断模块，第二分频器的输出分为两路，分别送入所述触发判断模块和所述频率计。

所述分频器为MC100EP31、MC100EP32、NB7L32、CDCLVP12xx、CDCLVP21xx和CDCLVP11x系列中的任意一种。

所述FPGA内部的所述触发判断模块通过所述频率计分别对所述分频器的输出和所述触发电路的输出进行测频，根据信号频率决定选用哪一路触发信号。

当信号频率小于FPGA能够正常工作的带宽时，所述触发判断模块选择所述触发电路的输出信号进行触发判断。

当信号频率大于FPGA能够正常工作的带宽时，所述触发判断模块选择所述分频器的输出信号进行触发判断。

所述具有触发装置的数字示波器中还具有输入模块，所述输入模块与所述控制处理模块相连接。

所述具有触发装置的数字示波器中还具有显示模块，所述显示模块与所述控制处理模块相连接。

本发明所提供的具有触发装置的数字示波器采用新颖巧妙的电路设计方案，突破了传统数字示波器的触发带宽限制。该触发装置的触发带宽主要受前端模拟电路的限制，能够做到接近于前端模拟电路的带宽。

附图说明

下面结合附图和具体实施方式对本发明作进一步的说明。

图1为一种现有的数字示波器实现触发的原理框图；

图2为本发明所提供的具有触发装置的数字示波器的第一实施例的电路原理图；

图3为本数字示波器之中使用的触发电路的内部结构示意图；

图4为本发明所提供的具有触发装置的数字示波器的第二实施例的电路原理图；

图5为本数字示波器中使用的触发比较器的连接示意图。

具体实施方式

本发明所依据的技术思路是这样的：由于触发电路的带宽只受到触发比较器及模拟前端模块的限制，如果模拟电路带宽能够实现需要的带宽，触发比较器带宽比需要带宽大，则数字示波器的触发带宽就能够做到需要的带宽。

基于上述的思路，本发明所提供的具有触发装置的数字示波器将触发比较器的输出分成两路，第一路直接送给FPGA，另一路经过分频处理后送给FPGA。其中第一路信号用于触发频率小于FPGA I/O带宽的周期信号，或非周期信号。另一路分频后的信号，用于触发频率大于FPGA I/O带宽的周期信号。此处将输出信号分成两路的原因是在被测信号为非周期信号时，无法采用分频，所以必须有第一路信号。

参见图1所示的第一实施例，本数字示波器由模拟前端模块、A/D转换模块、D/A转换模块、触发电路、分频器、FPGA、控制处理模块、输入模块和显示模块组成。其中，示波器信号经过模拟前端模块输入后，输出给A/D转换模块进行模数转换，同时输出给触发电路，进行信号触发。A/D转换模块的输出连接到FPGA，进行数据处理。触发电路的另一个输入端为D/A转换模块输出的比较电平。触发电路的输出分成两路，一路直接连接到FPGA；另一路连接到分频器的输入端。该分频器的输出端也连接到FPGA。FPGA和控制处理模块连接，接受来自控制处理模块的控制命令，将数据输出给控制处理模块，并由显示模块进行显示。控制处理模块控制D/A转换模块，用于产生触发电路所需要的比较电平。控制处理模块连接到输入模块的输出端，用于接受来自示波器按键及各种接口的操作命令。上述的模拟前端模块一般包含输入级的缓冲电路、放大电路和ADC驱动电路。控制处理模块一般由可编程器件构成，如DSP、单片机、FPGA等。输入模块一般指示波器的键盘，由按键和相应的按键识别电路构成。显示模块一般为LCD和LCD屏的驱动电路。

本数字示波器的工作原理是这样的：信号输入经过模拟前端模块输出至触发电路，此时信号带宽为模拟前端模块的带宽。由于触发比较器的带宽能够做的较大，一般有几个GHz。触发比较器将经过模拟前端模块后的信号和比较电平进行比较，其输出为数字信号，高低电平代表触发比较器的比较结果。数字信号的频率和触发比较器输入信号频率相同，为模拟前端模块能够达到的带宽。参见图3所示，触发电路包括对触发输入信号的触发调理模块，将信号调理到合适的比较电平，也包含一些触发耦合功能，如交流耦合、直流耦合、低频抑制、高频抑制等。触发调理模块的输出作为触发比较器的一个输入端，触发比较器的另一个输入端为触发电平，一般由用户操作示波器设置，通过DAC输出。触发比较器的输出即触发电路的输出。触发比较器的输出连接到分频器。分频器的输出和触发比较器的输出同时连接到FPGA。

FPGA内部的触发判断模块通过频率计对上述两个触发信号分别进行测频，根据信号频率决定选用哪一路触发信号。具体而言，分频器的输出同时连接到FPGA内部的频率计，对触发的频率进行计算，并将结果送给触发判断模块，由触发判断模块根据信号频率决定使用触发电路的输出还是分频器输出作为触发判断模块的触发源。由于触发是对输入信号进行比较得到的，所以触发频率即信号频率。

上述的分频器可以选用任何时钟分频器，具体根据信号带宽、触发比较器输出电平格式进行选择，如ON Semiconductor公司的MC100EP31、MC100EP32、NB7L32、TI公司的CDCLVP12xx系列、CDCLVP21xx系列和CDCLVP11x系列等。频率计为本技术领域的通用技术，通常用来对周期脉冲进行测频。在具体操作时，可以采用计数测频或测周期的方法对分频后的脉冲进行测频。

当信号频率小于FPGA I/O能够正常工作的带宽(或更小的带宽)时，触发判断模块选择触发电路直接输出的触发信号进行触发判断，所谓的触发判断是指根据用户选择的触发类型进行触发的判断，比如根据用户选择的是上升沿触发还是下降沿触发，控制A/D转换模块进行采样，实现数字示波器触发功能。

当信号频率大于FPGA I/O能够正常工作的带宽(或更大的带宽)时，触发判断模块选择分频器输出的信号进行触发判断，判断为何种触发，控制A/D转换模块进行采样，实现数字示波器触发功能。

由于分频器的带宽很大，能够达到十几个GHz。这样就克服了FPGAI/O带宽不够的缺陷，较好实现了大于FPGA I/O带宽的触发功能。

触发电路的输出也可以一路经过1:1的分频器(缓冲器)，另一路经过分频器，两个分频器输出均连接到FPGA。这样实现了和上述相同的带宽。但可以是不分频的触发信号和分频的触发信号的延时基本一致，减小输入信号频率变化时，触发延时不一致带来的示波器时间轴误差。

图4所示为本数字示波器的第二实施例。在该实施例之中，分频器可以不少于1个，比如两个。触发电路的输出连接到FPGA，同时连接到两个不同的分频器，分频器的输出均连接到FPGA，频率计的输入使用某一路分频器输出即可。其它部分和上述的第一实施例保持一致。

第二实施例所采用的技术方案能够实现更大的触发带宽。比如FPGA的I/O带宽远远小于前端模拟电路和触发电路带宽，只使用一个分频器，需要很大的分频比，会增加触发电路的延时。例如前端模拟电路和触发比较器带宽为1GHz，FPGA的带宽为250MHz，需要一个4分频。信号频率为250MHz～1GHz均需要经过4分频。而一般4分频器由2个2分频器构成，其延时为2分频器的2倍。这样，250MHz～1GHz的信号触发均延时了2分频器延时的2倍。如果使用两个分频器，一个2分频，一个4分频器，则250MHz～500MHz的信号触发可以使用2分频器，触发延时就只为2分频器的延时，比只使用1个分频器有利。在实践中具体使用几个分频器，需要根据FPGA的I/O带宽和前端模拟电路带宽决定。

本触发装置的触发功能带宽主要受前端模拟电路的限制，能够做到接近于前端模拟电路的带宽。

图5显示了在本数字示波器中使用的触发比较器。该触发比较器一般设置在触发电路的末级，对经过调理的信号和触发电平进行比较。触发比较器输出即触发电路输出，连接到分频器。在本发明的一个具体实施例之中，该触发比较器可以选用ON Semiconductor公司的NB6L239，其内部集成了2个分频器，输入输出均为差分结构。时钟输入端为CLK+、CLK-，两路输出QA和QB，QA、QB的分频比由SELA0、SELA1和SELB0、SELB1的电平设置，真值表如表1所示。

SELA1^＊	SELA0^＊		QA Outputs
				LLHH	LHLH		Divide by 1Divide by 2Divide by 4Divide by 8

SELB1^＊	SELB0^＊		QB Outputs
				LLHH	LHLH		Divide by 2Divide by 4Divide by 8Divide by 16

表1

在本数字示波器的一个实施例中，可以设置QA为1:1输出，QB输出由TRIG_DIV_SET设置分频比，一般设置为2分频和4分频。TRIG_DIV_RST为分频器复位端，在系统初始化的需要复位时进行复位。当然，用户也可以根据实际需要对QA和QB等进行其它的设置。这种设置是本领域普通技术人员都能胜任的，在此就不详细赘述了。

以上对本发明所述的具有触发装置的数字示波器进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易见的改动，都将构成对本发明专利权的侵犯，将承担相应的法律责任。

Claims

1.一种具有触发装置的数字示波器，包括A/D转换模块和D/A转换模块，其特征在于：

所述数字示波器还包括模拟前端模块、触发电路、分频器、FPGA和控制处理模块；其中，

2.如权利要求1所述的数字示波器，其特征在于：

所述FPGA内部具有触发判断模块和频率计。

3.如权利要求2所述的数字示波器，其特征在于：

4.如权利要求2所述的数字示波器，其特征在于：

所述分频器为两个，其中第一分频器直接连接所述触发判断模块，第二分频器的输出分为两路，分别送入所述触发判断模块和所述频率计。

5.如权利要求3或4所述的数字示波器，其特征在于：

6.如权利要求2所述的数字示波器，其特征在于：

7.如权利要求6所述的数字示波器，其特征在于：

8.如权利要求6所述的数字示波器，其特征在于：

9.如权利要求1所述的数字示波器，其特征在于：

所述数字示波器中还具有输入模块，所述输入模块与所述控制处理模块相连接。

10.如权利要求1所述的数字示波器，其特征在于：

所述数字示波器中还具有显示模块，所述显示模块与所述控制处理模块相连接。