CN102043144A - 全光纤相干测风多普勒激光雷达信号处理装置 - Google Patents

Abstract

一种全光纤相干激光测风多普勒雷达信号处理装置，包括模数变换模块、用于信号处理的FPGA模块及外围设备，所述的FPGA模块由高速度高密度FPGA芯片和低速度FPGA芯片构成，本发明可以实时处理全光纤相干激光测风多普勒雷达的回波信号，具有硬件容易升级，集成度高，性能稳定的特点。

Description

全光纤相干测风多普勒激光雷达信号处理装置

技术领域

本发明属于高速实时信号采集处理领域，特别设计一种信号采集和处理系统，用于实现全光纤相干激光测风多普勒雷达中激光回波信号的检测和实时处理。

背景技术

在各种气象参数中，如风速、云密度、云顶高、水蒸气浓度，温度和压力，对于许多用户需求，直接风速测量是最有价值的，而且传统的测量手段很难实时获得高分辨的风场垂直分布。经过实验和比较，激光多普勒测风雷达以其探测时空分辨率高等优越性能成为近些年来激光测风遥感重点方向。

多普勒测风激光雷达可以分为相干探测和非相干探测。非相干探测即直接探测，直接探测回波信号，利用发射激光和接收激光的频率差推算多普勒频移，从而获得风场信息。相干探测则是在直接探测的基础上引入一束参考光进行外差相干混频。相干探测相对于直接探测而言，拥有更高的探测灵敏度，显著的提高了接收信号的信噪比，已经有大量的理论和实验研究证明了相干探测的优势。

在多普勒相干测风激光雷达中，对于不同高度的大气层，低高度的大气层由于距离激光雷达近，从激光发射到激光雷达回波信号被激光雷达接收到的时间短，越高的大气层，从激光发射到激光雷达回波信号被激光雷达接收到的时间就越长，因而就可以根据回波信号被接收到的时间信息来得到大气层的距离信息，把回波信号划为一个个距离门，假设在该距离门中风速恒定，通过求取每个距离门中的风速信息就可以得到不同高度的风速信息。

为了满足一定范围风速风向测量要求，相干探测中系统要求的带宽很高，因此就必须要求数据采集处理系统有较高的采样率，系统的数据流速度很快，一般系统是先缓存之后再利用计算机软件进行处理，但是计算机软件处理的速度慢，不能达到实时测量风场的目的，更不利于系统的集成。有的数据处理系统是利用现场可编程门阵列(Field Programmable Gate Array，简称FPGA)和数字信号处理器(Digtal SignalProcessor，简称DSP)组合的形式，用FPGA实现系统的控制，用DSP来实现信号的处理，但是DSP由于是一个中央处理单元(Central Processing Unit，简称CPU)，它上面运行的算法都是软件实现，存在指令集，因而就不像FPGA可以用硬件并行实现可以达到很高的速度，并且还涉及到FPGA和DSP的接口，要在电路板上实现很高的传输速度对于电路板设计和加工也是一个挑战。而采用基于FPGA的处理系统，可以把算法用硬件实现，并且把很多算法都集成到一块FPGA来实现还可以到达要求的速度，可以并行的对数据进行处理，实时性更高，利于集成，可以做到小型化，更加有利于机载或其它方式测风的实施。

发明内容

本发明的目的在于克服上述现有技术的不足，提供一种全光纤相干测风多普勒激光雷达信号处理装置，以解决用计算机软件和DSP实现所达不到的速度和集成度的问题，实现高重复频率全光纤相干多普勒激光雷达信号的实时处理问题。

本发明的技术解决方案如下：

一种全光纤相干测风多普勒激光雷达信号处理装置，其特点在于包括模数变换(Analog to Digtal Converter，简称ADC)模块、用于信号处理的FPGA模块及外围设备，所述的FPGA模块由高速度高密度FPGA芯片和低速度FPGA芯片构成，其中高速度高密度FPGA芯片的内部由数据缓存模块、频谱变换模块、功率谱模块、信号累加平均模块、时钟模块和ADC控制模块组成，低速度FPGA芯片内部由自定义的先进先出(First In First Out，简称FIFO)组件、NIOS II CPU模块、直接存储器存取控制器(Direct Memory Access，简称DMA控制器)、通用串行总线控制器(UniversalSerial Bus，简称USB控制器)、Avalon互联架构、同步动态随机存储器控制器(Synchronous Dynamic Ramdom Access Memory，简称SDRAM控制器)和Avalon三态桥组成，所述的外围设备包括SDRAM芯片、快闪记忆体芯片(Flash芯片)、静态随机存储器芯片(Static Ramdom Access Memory，简称SRAM芯片)和USB2.0芯片，所述的SDRAM芯片和USB2.0芯片分别通过所述的SDRAM控制器、USB控制器与所述的Avalon互联架构相连，所述的外围设备Flash芯片和SRAM芯片都通过Avalon三态桥连到低速度FPGA芯片内部的Avalon互联架构上；上述构件的连接关系如下：

在触发信号的触发和ADC控制模块的控制下，测风多普勒激光雷达的模拟回波信号通过ADC模块转换为数字回波信号，进入高速度高密度FPGA芯片的数据缓存模块依次存储，当数据达到一定的数量时，该数据缓存模块将存储的信号输出并依次经所述的频谱变换模块、功率谱模块和信号累加平均模块处理后输入所述的低速度FPGA芯片，在低速度FPGA芯片中，通过FIFO组件把数据传递到Avalon互联架构中，在NIOSII CPU模块通过Aval on互联架构对DMA控制器进行配置后，DMA控制器将所述的数据直接通过Avalon互联架构和SDRAM控制器，从FIFO组件传递到所述的SDRAM芯片中进行存储，同时NIOS II CPU模块通过Avalon互联架构和SDRAM控制器读取SDRAM芯片中的数据，对读取的数据根据多普勒频移原理，计算速度信息，该速度信息通过USB控制器和USB2.0芯片传输到上位机进行实时的显示和存储。

所述的ADC模块的转换速率范围为200～600百万采样每秒(Million Samples PerSecond，简称MSPS)，位宽为8～14位。

所述的数据缓存模块是利用先进先出FIFO来实现缓存的。

所述的频谱变换模块点数为2^q点，其中q的取值范围为：7≤q≤9。

所述的信号累加平均模块是采用双端口RAM单元来实现的。

一种利用上述的全光纤相干激光测风多普勒雷达信号处理装置进行信号处理的方法，其特征在于包括以下步骤：

利用上述的全光纤相干激光测风多普勒雷达信号处理装置进行信号处理的方法，其特点在于包括以下步骤：

①初始状态，所述的信号累加平均模块处于清零状态，即其内部的存储器所存储的值均为零，同时其内部的触发信号计数值也清零；

②在触发信号的触发和ADC控制模块的控制下，ADC模块将测风多普勒激光雷达的模拟回波信号转变为数字回波信号并输入所述的数据缓存模块依次缓存所接收的数字信号，然后按先进先出的原则输入所述的频谱变换模块；

③所述的频谱变换模块将依次接收的共N*2^q个数字信号按2^q个数字信号为一个距离门分为N个距离门，并将每个距离门的数字信号进行快速傅里叶变换，得到每个距离门的信号频谱，再通过功率谱模块得到N个距离门的功率谱并且输入到所述的累加平均模块；

④所述的累加平均模块首先令其内部的触发信号计数值加1，然后判断所述的计数值是否小于N1，若触发信号计数值小于N1，所述的累加平均模块依次读取内部存储器中N*2^q个点位的数字信号(71)并与从功率谱模块输入的N*2^q个点位的数据对应相加得到对应相加的结果并存储到内部存储器的相应的点位中，然后进入步骤⑤；当触发信号计数值等于N1，则转入步骤⑥；

⑤重复步骤②～④；

⑥所述的累加平均模块依次读取内部存储器中N*2^q个点位的数字信号并与从功率谱模块依次输出的N*2^q个点位的数据对应相加再除以N1获得该相应点的平均值，从而得到累加平均功率谱数据，该累加平均功率谱数据由累加平均模块通过FIFO组件传递到Avalon互联架构中，同时所述的累加平均模块把内部存储器清零和触发信号计数值清零；

⑦所述的NIOS II CPU模块通过Avalon互联架构对DMA控制器进行配置，所述的DMA控制器将所述的累加平均功率谱数据直接通过Avalon互联架构和SDRAM控制器，从FIFO组件传递到所述的SDRAM芯片中进行存储，同时NIOS II CPU模块通过Avalon互联架构和SDRAM控制器读取SDRAM芯片中的累加平均功率谱数据，然后对所述的累加平均功率谱数据求每一个距离门序数范围为5～2^q-1的功率谱的最大值所对应序数M，再利用下式求该M点对应的模拟频率：

$F_m=\frac{f_s}{2^q}*M$

再利用下式计算一系列距离门的风速：

$v=\frac{F_m*\mathrm{\λ}}{2},$

其中：f_s表示光纤相干激光测风多普勒雷达的采样率，λ为测风激光雷达所使用的激光波长；

⑧重复上述第②步至第⑦步进行激光测风多普勒雷达新一次信号处理。

如图5所示，根据来奎斯特采样定律，系统的采样率必须大于等于二倍信号的最高频率，因而在系统采样率为f_s时，系统所能够不失真的采集模拟信号的最高频率为

由于输入实数信号的傅里叶变换频谱是关于中心对称的，因而只关心序数为0～2^q-1-1的区域的频谱，在该傅里叶变换频谱中，信号最高频率对应的序数为2^q-1-1，因而累加平均功率谱数据中序数2^n-1-1对应的模拟频率为

而序数0对应模拟频率为0，所以序数M对应模拟频率为

由于在序数0附近，是信号的直流和低频的成分，测风激光雷达产生的频移不可能有那么低，因此在序数5～2^q-1-1范围内求功率谱最大极值所对应序数M，由M求出

所述的多普勒频移原理如下：

请参见图6，图6是全光纤测风激光雷达多普勒频移原理示意图。

发射激光束62发射到运动的大气粒子64上，整体大气粒子的运动速度即为此时刻此处的风速，激光遇到大气粒子后发生散射，散射激光束61即为信号处理系统接收到的回波信号11，由于大气粒子64相对于发射激光束62有相对运动，设发射激光束62的频率为v₁，则大气粒子64看到的激光频率会由于多普勒效应有了频移，大气粒子64看到的发射激光束62的频率为：

$v_p=v_1+\frac{v}{\mathrm{\λ}}{\cos \mathrm{\φ}}_2,$

其中：v为大气粒子64的速度即风速，λ为发射激光束的波长，φ₂为发射激光束62方向与大气粒子运动方向63之间的夹角。

散射激光束61与大气粒子64之间也有相对速度，因而也会有多普勒频移，此时散射激光束61的频率为其中v_p为大气粒子64看到发射激光的频率，v为大气粒子64的速度即风速，λ为发射激光束的波长，φ₁为散射激光束61方向和大气粒子运动方向63之间的夹角，因而接收到的散射激光束61相对于发射激光束62的频率移动为：

由于在全光纤测风激光雷达中，接收和发射是同轴的，所以φ₁＝φ₂＝φ，所以 $F_M=\frac{2v\cos \mathrm{\φ}}{\mathrm{\λ}},$

利用已经求出了F_M，而我们要求的风速仅为沿着激光束方向上的风速，则因而

根据此关系式就可以求出大气粒子64的速度v即风速

所述的信号累加平均子模块是采用双端口随机存取存储器(Ramdom AccessMemory，简称RAM)单元来实现的。

所述的Flash芯片是用于存储在NIOS II CPU上运行的软件的设备，由于Flash中的数据掉电后不丢失，因而可以用于存储NIOS II CPU的软件。

所述的SRAM芯片是用于存储NIOS II CPU运行时产生的指令和数据的设备。

本发明装置的基于NIOS II CPU的低速度FPGA，是采用可编程片上系统(SystemOn a Programmable Chip，简称SOPC)的设计方法进行软硬件开发，采用SOPC Builder进行硬件的开发，通过NIOS II集成开发环境进行系统软件的开发。通过SOPC Builder添加系统所需要的硬件组件，并且还可以自己设计自定义的组件，设置完成后分配基地址和中断，利用SOPC Builder生成所需要的硬件系统，在Quartus II中调用所生成的硬件系统，通过管脚分配，布局布线生成硬件配置文件。在软件设计中，基于NIOSII集成开发环境提供的板级支持包(Board Support Package，简称BSP)来操作所需的硬件，并且还可以配置实时操作系统(Real Time Operation System，简称RTOS)来处理外界的响应。最后把硬件配置文件和软件可执行代码下载到电路板进行在线调试。

由于本装置用FPGA硬件实现了回波信号的采集和处理，可以达到用计算机软件和DSP不可能达到的速度，可以实现数据的实时处理，并且相对于用DSP实现以及用个人计算机实现，系统所需要的外围芯片更少，因而可以使得印刷电路板(PrintedCircuit Board，简称PCB)面积更小，且用很少的芯片实现，可以增强系统的抗干扰能力，稳定性更高。

由于FPGA是一种可编程的器件，FPGA内部有很多与门和或门组成的门单元，可以按照自己的需要进行编程实现所需的电路，因而本系统实现时所没有利用的门单元可以在下次需要升级功能时通过编程轻松的实现硬件的升级。且FPGA编程灵活，可以方便的实现任何需要的数字电路。

由于低速度FPGA传输数据时用了DMA，DMA不通过CPU而直接把数据由自定义FIFO组件传到SDRAM中，可以节约CPU的时间。因此传输数据的过程中，CPU可以进行其它的信号处理工作，系统的处理效率更高。

综上所述，本发明的技术效果如下：

1、本发明信号处理装置采用基于FPGA芯片来实现对回波外差相干信号的采集和处理，系统实时性高，结构简单，可靠性高。

2、FPGA中的资源可以根据设计自由分配，尚未利用的FPGA资源可用于后续的系统功能的提升中，因而系统升级容易。

3、通过USB2.0接口和上位机通信，传输速率可以达到480Mbps，可以满足高速数据传输的要求。

4、通过DMA接口直接把SOPC系统得到的数据存储到SDRAM中，节省了CPU时间，提高了CPU的效率。

附图说明

图1是本发明全光纤相干测风多普勒激光雷达信号处理装置的结构示意图。

图2是触发信号和激光雷达回波信号示意图。

图3是触发信号和回波信号功率谱的示意图。

图4是触发信号和累计平均功率谱的示意图。

图5是根据对应点数求对应频率的示意图。

图6是全光纤测风激光雷达多普勒频移原理示意图。

图7是累加平均模块的时序图。

图中：11-激光雷达模拟回波信号，12-ADC模块，13-触发信号，14-时钟模块，15-ADC控制模块，16-高速度高密度FPGA芯片，161-数据缓存模块，162-频谱变换模块，163-功率谱模块，164-信号累加平均模块，17-低速度FPGA芯片，171-FIFO组件，172-NIOSII CPU模块，173-DMA控制器，174-USB控制器，175-Avalon互联架构，176-SDRAM控制器，177-Avalon三态桥，18-SDRAM芯片，19-FLASH芯片，110-SRAM芯片，111-USB 2.0控制芯片；21-数字回波信号；31-功率谱，其中32为第1次触发信号上升沿，33为第2次触发信号上升沿，41-累加平均功率谱数据，42-功率谱最大极值所对应序数M，61-散射激光束，62-发射激光束，63-大气粒子运动方向，64-大气粒子，71-内部存储器中N*2^q个点位的数字信号，72-对应相加的结果，73-相应点的平均值。

具体实施方式

下面结合实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。

参照图1，图1是全光纤相干多普勒测风激光雷达信号处理装置的结构示意图，由图可见，本发明全光纤相干测风多普勒激光雷达信号处理装置，包括ADC模块12、用于信号处理的FPGA模块及外围设备，所述的FPGA模块由高速度高密度FPGA芯片16和低速度FPGA芯片17构成，其中高速度高密度FPGA芯片16的内部由数据缓存模块161、频谱变换模块162、功率谱模块163、信号累加平均模块164、时钟模块14和ADC控制模块15组成，低速度FPGA芯片17内部由FIFO组件171、NIOS IICPU模块172、DMA控制器173、USB控制器174、Avalon互联架构175、SDRAM控制器176和Avalon三态桥177组成，所述的外围设备包括SDRAM芯片18、Flash芯片19、SRAM芯片110和USB2.0芯片111，所述的SDRAM芯片18和USB2.0芯片111分别通过所述的SDRAM控制器176、USB控制器174与所述的Avalon互联架构175相连，所述的外围设备Flash芯片19和SRAM芯片110都通过Avalon三态桥177连到FPGA芯片内部的Avalon互联架构175上；上述构件的连接关系如下：

在触发信号13的触发和ADC控制模块15的控制下，测风多普勒激光雷达的模拟回波信号11通过ADC模块12转换为数字回波信号21并进入高速度高密度FPGA芯片16的数据缓存模块161存储，当数据达到一定的数量时，该数据缓存模块161将存储的信号输出并依次经所述的频谱变换模块162、功率谱模块163和信号累加平均模块164处理后输入所述的低速度FPGA芯片17，在低速度FPGA芯片17中，通过FIFO组件171把数据传递到Avalon互联架构175中，在NIOS II CPU模块172通过Avalon互联架构175对DMA控制器173进行配置后，所述的控制器173将所述的数据直接通过Avalon互联架构175和SDRAM控制器176，从FIFO组件171传递到所述的SDRAM芯片18中存储，同时NIOS II CPU模块172通过Avalon互联架构175和SDRAM控制器176读取SDRAM芯片18中的数据，对读取的数据根据多普勒频移原理，计算速度信息，该速度信息通过USB控制器174和USB2.0芯片111传输到上位机112进行实时的显示和存储。

利用上述的全光纤相干激光测风多普勒雷达信号处理装置进行信号处理的方法，包括以下步骤：

①初始状态，所述的信号累加平均模块164处于清零状态，即其内部的存储器所存储的值均为零，同时其内部的触发信号计数值也清零；

②在触发信号13的触发和ADC控制模块15的控制下，ADC模块12将测风多普勒激光雷达的模拟回波信号11转变为数字回波信号21并输入所述的数据缓存模块161依次缓存所接收的数字信号，然后按先进先出的原则输入所述的频谱变换模块162；

③所述的频谱变换模块162将依次接收的共N*2^q个数字信号按2^q个数字信号为一个距离门分为N个距离门，并将每个距离门的数字信号进行快速傅里叶变换，得到每个距离门的信号频谱，再通过功率谱模块163得到N个距离门的功率谱31并且输入到所述的累加平均模块164；

④所述的累加平均模块164首先令其内部的触发信号计数值加1，然后判断所述的计数值是否小于N1，若触发信号计数值小于N1，所述的累加平均模块164依次读取内部存储器中N*2^q个点位的数字信号71并与从功率谱模块163输入的N*2^q个点位的数据31对应相加得到对应相加的结果72并存储到内部存储器的相应的点位中，然后进入步骤⑤；当触发信号计数值等于N1，则转入步骤⑥；

⑤重复步骤②～④；

⑥所述的累加平均模块164依次读取内部存储器中N*2^q个点位的数字信号71并与从功率谱模块163依次输出的N*2^q个点位的数据31对应相加再除以N1获得该相应点的平均值73，从而得到累加平均功率谱数据41，该累加平均功率谱数据41由累加平均模块164通过FIFO组件171传递到Avalon互联架构175中，同时所述的累加平均模块164把内部存储器清零和触发信号计数值清零；

⑦所述的NIOS II CPU模块172通过Avalon互联架构175对DMA控制器173进行配置，所述的DMA控制器173将所述的累加平均功率谱数据41直接通过Avalon互联架构175和SDRAM控制器176，从FIFO组件171传递到所述的SDRAM芯片18中进行存储，同时NIOS II CPU模块172通过Avalon互联架构175和SDRAM控制器176读取SDRAM芯片18中的累加平均功率谱数据41，然后对所述的累加平均功率谱数据41求每一个距离门序数范围为5～2^q-1的功率谱的最大值所对应序数M42，再利用下式求该M点对应的模拟频率：

$F_m=\frac{f_s}{2^q}*M$

再利用下式计算一系列距离门的风速：

$v=\frac{F_m*\mathrm{\λ}}{2},$

其中：f_s表示光纤相干激光测风多普勒雷达的采样率，λ为测风激光雷达所使用的激光波长；

⑧重复上述第②步至第⑦步进行激光测风多普勒雷达新一次信号处理。

下面是实施例

参见图2，所述的频谱变换模块162对连续输入数字回波信号11每256个点做一次快速傅里叶变换，共进行N＝10次快速傅里叶变换，然后送入功率谱模块163，求得10个距离门的功率谱31后送入累加平均模块164内部存储器中依次按门逐点存储；

参见图3，所述的累加平均模块164首先使得其内部的触发信号13的计数值加1，并判断该计数值是否小于N1＝1024，若触发信号计数值小于1024，则所述的累加平均模块164开始读取存储在其内部存储器中的数据，并与所述的功率谱31的对应点进行相加，相加完成后把结果存储到其内部的存储器的相应位置中，若触发信号计数值N1等于1024，则所述的累加平均模块164读取存储在其内部存储器中的数据，与所述的功率谱31的对应点进行相加，每对对应点相加完成后再除以1024，并且把得到的结果输出，从而得到累加平均功率谱数据41，参见图4，2560个对应点都处理完毕后，所述的累加平均模块164把其内部的存储器清零，且触发信号计数值也清零。

参见图5，累加平均功率谱数据41传到低速度FPGA芯片17中进行处理，在低速度FPGA芯片17中数据首先通过FIFO组件171读入到Avalon互联架构175中，并且通过DMA控制器173把得到的数据直接传到SDRAM18中进行保存，在NIOS II CPU172中利用软件通过Avalon互联架构175读取SDRAM18中的数据并进行相应的求最大信号幅度所对应频率的算法，得到每个距离门功率谱的峰值强度的对应频率信息FM，再通过多普勒频移算法得到相应的多普勒频移信息，计算风速，通过USB2.0接口传给上位机，使得上位机112保存得到的速度数据和实时显示速度。

本实施例中所述的低速度FPGA芯片17的存储系统为32MB的32位SDRAM18，512KB的32位SRAM110，以及8MB 16位的FLASH19组成。

本实施例中信号处理装置和上位机11)的通信是通过USB2.0111接口实现的，理论可以达到480Mbps的数据率。

本实施例中的ADC转换器12为14位200MSPS ADC，其时钟14是FPGA中的锁相环(Phase Locked Loop，简称PLL)对外部晶振倍频后输出的差分时钟，因而可以通过FPGA的逻辑可方便地调整系统采样率。

本实施例中所用的NIOS II CPU172为NIOS II标准型内核，它比快速型内核少占用25％左右的逻辑资源，同时又比经济型内核高出400％的执行性能，在资源和性能方面得到了平衡，同时也能胜任系统的需求。

本实施例在低速度FPGA芯片中自定义了组件，通过DMA控制器173完成了数据不经过CPU直接从自定义组件171到SDRAM18的传输，节省了NIOS II CPU172的时间，所有的慢速算法都是在NIOS II CPU172中进行运算的，简化了系统的设计，使得开发周期更短，同时SOPC系统还能方便的添加常用的外设，方便了和外界其他设备如USB控制器的通信。

实验表明，本发明可满足全光纤测风激光雷达回波信号实时处理的要求，具有硬件容易升级，集成度高，性能稳定的特点。该装置还可以用于其它速度的测量，具有很高的通用性。

Claims (6)

1.一种全光纤相干测风多普勒激光雷达信号处理装置，其特征在于包括ADC模块(12)、用于信号处理的FPGA模块及外围设备，所述的FPGA模块由高速度高密度FPGA芯片(16)和低速度FPGA芯片(17)构成，其中高速度高密度FPGA芯片(16)的内部由数据缓存模块(161)、频谱变换模块(162)、功率谱模块(163)、信号累加平均模块(164)、时钟模块(14)和ADC控制模块(15)组成，低速度FPGA芯片(17)内部由FIFO组件(171)、NIOS II CPU模块(172)、DMA控制器(173)、USB控制器(174)、Avalon互联架构(175)、SDRAM控制器(176)和Avalon三态桥(177)组成，所述的外围设备包括SDRAM芯片(18)、Flash芯片(19)、SRAM芯片(110)和USB2.0芯片(111)，所述的SDRAM芯片(18)和USB2.0芯片(111)分别通过所述的SDRAM控制器(176)、USB控制器(174)与所述的Avalon互联架构(175)相连，所述的外围设备Flash芯片(19)和SRAM芯片(110)都通过Avalon三态桥(177)连到FPGA芯片内部的Avalon互联架构(175)上；上述构件的连接关系如下：

在触发信号(13)的触发和ADC控制模块(15)的控制下，测风多普勒激光雷达的模拟回波信号(11)通过ADC模块(12)转换为数字回波信号(21)并进入高速度高密度FPGA芯片(16)的数据缓存模块(161)存储，当数据达到一定的数量时，该数据缓存模块(161)将存储的信号输出并依次经所述的频谱变换模块(162)、功率谱模块(163)和信号累加平均模块(164)处理后输入所述的低速度FPGA芯片(17)，在低速度FPGA芯片(17)中，通过FIFO组件(171)把数据传递到Avalon互联架构(175)中，在NIOS II CPU模块(172)通过Avalon互联架构(175)对DMA控制器(173)进行配置后，所述的控制器(173)将所述的数据直接通过Avalon互联架构(175)和SDRAM控制器(176)，从FIFO组件(171)传递到所述的SDRAM芯片(18)中存储，同时NIOS II CPU模块(172)通过Avalon互联架构(175)和SDRAM控制器(176)读取SDRAM芯片(18)中的数据，对读取的数据根据多普勒频移原理，计算速度信息，该速度信息通过USB控制器(174)和USB2.0芯片(111)传输到上位机(112)进行实时的显示和存储。

2.根据权利要求1所述的全光纤相干激光测风多普勒雷达信号处理装置，其特征在于所述的ADC模块(12)的转换速率范围为200～600MSPS，位宽为8～14位。

3.根据权利要求1所述的全光纤相干激光测风多普勒雷达信号处理装置，其特 征在于所述的数据缓存模块(161)是利用先进先出来实现缓存的。

4.根据权利要求1所述的全光纤相干激光测风多普勒雷达信号处理装置，其特征在于所述的频谱变换模块(162)点数为2^q点，其中q的取值范围为：7≤q≤9。

5.根据权利要求1所述的全光纤相干激光测风多普勒雷达信号处理装置，其特征在于所述的信号累加平均模块(164)是采用双端口RAM单元来实现的。

6.利用权利要求1所述的全光纤相干激光测风多普勒雷达信号处理装置进行信号处理的方法，其特征在于包括以下步骤：

①初始状态，所述的信号累加平均模块(164)处于清零状态，即其内部的存储器所存储的值均为零，同时其内部的触发信号计数值也清零；

②在触发信号(13)的触发和ADC控制模块(15)的控制下，ADC模块(12)将测风多普勒激光雷达的模拟回波信号(11)转变为数字回波信号(21)并输入所述的数据缓存模块(161)依次缓存所接收的数字信号，然后按先进先出的原则输入所述的频谱变换模块(162)；

③所述的频谱变换模块(162)将依次接收的共N*2^q个数字信号按2^q个数字信号为一个距离门分为N个距离门，并将每个距离门的数字信号进行快速傅里叶变换，得到每个距离门的信号频谱，再通过功率谱模块(163)得到N个距离门的功率谱(31)并且输入到所述的累加平均模块(164)；

④所述的累加平均模块(164)首先令其内部的触发信号计数值加1，然后判断所述的计数值是否小于N1，若触发信号计数值小于N1，所述的累加平均模块(164)依次读取内部存储器中N*2^q个点位的数字信号(71)并与从功率谱模块(163)输入的N*2^q个点位的数据(31)对应相加得到对应相加的结果(72)并存储到内部存储器的相应的点位中，然后进入步骤⑤；当触发信号计数值等于N1，则转入步骤⑥；

⑤重复步骤②～④；

⑥所述的累加平均模块(164)依次读取内部存储器中N*2^q个点位的数字信号(71)并与从功率谱模块(163)依次输出的N*2^q个点位的数据(31)对应相加再除以N1获得该相应点的平均值(73)，从而得到累加平均功率谱数据(41)，该累加平均功率谱数据(41)由累加平均模块(164)通过FIFO组件(171)传递到Avalon互联架构(175)中，同时所述的累加平均模块(164)把内部存储器清零和触发信号计数值清零；

⑦所述的NIOS II CPU模块(172)通过Avalon互联架构(175)对DMA控制器(173) 进行配置，所述的DMA控制器(173)将所述的累加平均功率谱数据(41)直接通过Avalon互联架构(175)和SDRAM控制器(176)，从FIFO组件(171)传递到所述的SDRAM芯片(18)中进行存储，同时NIOS II CPU模块(172)通过Avalon互联架构(175)和SDRAM控制器(176)读取SDRAM芯片(18)中的累加平均功率谱数据(41)，然后对所述的累加平均功率谱数据(41)求每一个距离门序数范围为5～2^q-1的功率谱的最大值所对应序数M(42)，再利用下式求该M点对应的模拟频率：

再利用下式计算一系列距离门的风速：

其中：f_s表示光纤相干激光测风多普勒雷达的采样率，λ为测风激光雷达所使用的激光波长；

⑧重复上述第②步至第⑦步进行激光测风多普勒雷达新一次信号处理。 

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