CN101978356A

CN101978356A - 用单独循环冗余码帧的有效带内可靠性

Info

Publication number: CN101978356A
Application number: CN2009801106674A
Authority: CN
Inventors: K·S·拜恩斯
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2008-06-16
Filing date: 2009-06-05
Publication date: 2011-02-16
Also published as: EP2297641A4; US8321778B2; KR101251100B1; EP2297641A2; TWI430085B; EP2297641B1; US20090313533A1; TW201003665A; KR20110003328A; WO2010005661A3; KR20120134157A; WO2010005661A2

Abstract

本发明的实施例一般针对用单独循环冗余码(CRC)帧的有效带内可靠性的系统、方法和设备。在一些实施例中，存储系统使用数据帧在主机与存储装置之间传送数据。该系统还使用单独帧(例如CRC帧)传送覆盖这些数据帧的CRC校验和。

Description

用单独循环冗余码帧的有效带内可靠性

技术领域

本发明的实施例一般涉及集成电路领域，并且更具体地说，涉及用单独循环冗余码(CRC)帧的有效带内可靠性的系统、方法和设备。

背景技术

在动态随机存取存储器(DRAM)信道上传送信息的速率继续增大。这些较快的传送速率要求使用改进错误覆盖的机制。改进错误覆盖的常规方法涉及向信道添加管脚。在现代存储系统中，DRAM信道是受管脚限制的。由此，改进错误覆盖的常规方法不适合于现代存储系统。

附图说明

在附图的各图中通过示例而非限制例证了本发明的实施例，附图中相似的附图标记是指类似元件。

图1是例证根据本发明实施例实现的、计算系统的所选方面的高级框图。

图2例证根据本发明实施例实现的、用于向存储装置写数据帧和单独错误位帧的协议的所选方面。

图3例证根据本发明实施例实现的、写错误位帧格式的所选方面。

图4例证根据本发明实施例实现的、x4装置的写错误位帧格式的所选方面。

图5是例证根据本发明实施例实现的、存储装置的写数据路径所选方面的框图。

图6是例证根据本发明实施例实现的、存储装置的读数据路径所选方面的框图。

图7是例证根据本发明实施例实现的、主机的写数据路径所选方面的框图。

图8是例证根据本发明实施例实现的、主机的读数据路径的所选方面的框图。

图9是例证用于向存储装置写一个或多个数据帧以及覆盖一个或多个数据帧的单独错误码帧的方法的所选方面的流程图。

具体实施方式

本发明的实施例一般针对用单独循环冗余码(CRC)帧的有效带内可靠性的系统、方法和设备。在一些实施例中，存储系统使用数据帧在主机与存储装置之间传送数据。系统还使用单独帧(例如CRC帧)传送覆盖数据帧的CRC校验和。数据帧和CRC帧在长度上可以是一个或多个用户间隔(UI)，这取决于实现。例如，在一些实施例中，CRC帧的长度可以是4个UI的倍数(x1、x2、...、xn)。这种实施例例如可支持四倍速率定时(quad rateclocking)。如下面进一步描述的，使用单独CRC帧使存储系统能够支持带内CRC保护的有效方法。

图1是例证根据本发明实施例实现的计算系统所选方面的高级框图。在所例证的实施例中，系统100包含主机110(例如存储控制器)和存储装置120(DRAM)。在备选实施例中，系统100可包含更多元件、更少元件和/或不同元件。

存储装置120包含CRC逻辑122。相对于使用CRC提供传输错误的错误覆盖来描述本发明的实施例。然而，要认识到，在备选实施例中，可以使用不同的错误位机制。术语“错误位”(例如CRC位)是指提供一个或多个数据位的错误覆盖的位。

在一些实施例中，CRC逻辑122使存储装置120能够支持带内CRC机制(例如在DQ线104上)。术语“带内CRC机制”是指在不添加附加管脚的情况下支持CRC(或其它错误位方案)。例如，CRC逻辑122可包含用于使CRC校验和与该校验和所覆盖的一个或多个数据帧分开地成帧的逻辑。在写方向，CRC逻辑122可使存储装置120能够将写CRC帧与通过DQ总线104接收的写数据帧分开。可将所接收的写校验和与本地生成的(例如在存储装置120上生成的)校验和相比较以检验传输错误。为了便于描述，在这个文档中可互换地使用术语“互连”和“总线”。

命令/地址(C/A)通路(lanes)102提供用于向存储装置120发送命令和地址的多个通路。DQ通路104提供双向读/写数据总线。在备选实施例中，DQ通路104可以是单向的。为了便于描述，本发明的实施例相对于x8存储装置进行描述。然而，要认识到，本发明的实施例可包含其它装置数据宽度，诸如x4、x16、x32等。

主机110控制向和从存储装置120的数据传送。在一些实施例中，主机110集成在与一个或多个处理器相同的管芯上。在其它实施例中，主机110是计算系统的芯片集的一部分。主机110包含CRC逻辑112。CRC逻辑112使主机110能够支持带内CRC机制。例如，CRC逻辑112使主机110能够单独使数据位和对应的CRC位成帧。所得到的数据帧和对应的CRC帧经由DQ总线104传送到存储装置120。在读方向，主机110生成本地CRC校验和，该校验和可与来自存储装置120的CRC校验和相比较以确定所传输的数据是否已经破坏。

随着DQ总线104上传送速率的增大，存在对于CRC保护的更大需要以缓解传输错误。支持CRC的常规方法包含每八个数据管脚添加一个额外管脚。然而，在所例证的实施例中，没有必要添加附加管脚，原因在于CRC校验和被带内传送(通过DQ总线104)。

主机110可发出若干不同命令以控制存储装置120内的数据传送。例如，用于传送数据的写命令被标记为“W_d”。在一些实施例中，定义新命令编码以传送写CRC帧(例如W_crc)。还可以定义传送一个或多个数据帧及相关联的CRC帧的单个写命令(例如W_d_crc)。

类似地，读数据命令被标记为“R_d”。定义新命令编码以传送读CRC帧(例如R_crc)。主机能(可选地)使用单个命令请求读CRC帧连同读数据(例如R_d_crc)。

图2例证根据本发明实施例实现的用于向存储装置写数据帧和单独错误位帧的协议的所选方面。图200示出使用10个UI帧的八个数据传送(202)。花80个UI完成事务处理(204)。图2的底部示出使用8个UI数据帧(206)和在结尾使用一个CRC帧(208)的相同事务处理。CRC帧(208)含有对应于八个数据传送的CRC位。CRC帧(210)的第一UI具有对应于第一数据帧(例如206A)的CRC位，第二CRC UI(212)对应于第二数据帧(206B)，诸如此类。在所例证的实施例中，花72个UI传送八个数据帧和一个CRC帧(214)。这比使用80个UI(202)完成相同事务处理的基线情况改进10％。仅为了例证，写数据帧显示为是连续的。写帧可展开和/或散布有读帧。

在一些实施例中，主机可传送仅使用UI子集的CRC帧。也就是说，该UI的一部分含有CRC位，而一部分没有。例如，图3例证包含四个写数据帧302和一个写CRC帧304的写事务处理300。CRC帧304具有八个UI，但其中只有四个UI含有CRC位(306)以覆盖写数据帧302中的数据。其余四个UI(308)含有不用的数据。在所例证的实施例中，未用的UI(308)含有所有位以降低Vddq端接总线中的功耗。在一些实施例中，包含四个传送的事务处理(例如事务处理300)使用40个UI。这是使用10个UI帧的类似事务处理将使用的相同数量UI。

图2和3例证了DRAM是x8装置的实施例。在备选实施例中，可以使用具有不同宽度的装置(例如x8、x16、x32等等)。在一些实施例中，x16宽装置被视为两个并联的x8装置。由此，在一些实施例中，x8和x16装置的协议基本上相同。在一些实施例中，对于x8和x16装置二者，8位CRC覆盖64位数据。x16数据帧具有128位数据，其中8位CRC覆盖上半部数据，而另8位CRC覆盖下半部数据。

相对于八个UI宽的CRC帧讨论上述实施例。在备选实施例中，CRC帧在长度上可能更小(例如以改进效率)。例如，在一些实施例中，可以实现四个UI宽CRC帧。在这种实施例中，CRC寄存器可以是32位寄存器。在其它备选实施例中，CRC帧在长度上是4个UI的倍数。例如，(除了4个UI和8个UI之外)，CRC帧的长度可以是12个UI、16个UI、20个UI等。然而，在一些实施例中，使用12个UI长CRC帧可导致峰值带宽的性能损耗(例如～33％)。

图4例证根据本发明实施例实现的、用于x4装置的写错误位帧格式的所选方面。图400示出了使用10个UI帧的四个数据传送(402)。花40个UI完成该事务处理(408)。图4的底部示出使用8个UI数据帧(404)和在结尾使用一个CRC帧(406)的相同事务处理。CRC帧(406)含有对应于八个数据传送的CRC位。CRC帧(406)的前两个UI具有对应于第一数据帧(例如410)的CRC位，而CRC帧的第二两个UI对应于第二数据帧(412)，诸如此类。在所例证的实施例中，花40个UI传送八个数据帧和一个CRC帧。仅为了例证，写数据帧显示为是连续的。写帧可展开和/或散布有读帧。

图5是例证根据本发明实施例实现的存储装置的写数据路径所选方面的框图。存储装置500包含命令解码逻辑502、接收成帧单元(RXFLU)504、缓写缓冲器(posted write buffer)506(可选)、存储器阵列508、CRC引擎510、CRC寄存器512和比较器514，以及其它元件。在备选实施例中，存储装置500可包含更多元件、更少元件和/或不同元件。在一些实施例中，存储装置500是动态随机存取存储装置(DRAM)。

在操作中，存储装置500在C/A总线(例如图1所示的C/A总线102)上从主机(例如主机110)接收写命令。接收成帧单元504从DQ总线(例如图1所示的DQ总线104)接收写数据帧。写数据被写到存储器阵列508。在一些实施例中，写数据首先被记入(posted to)缓写缓冲器(PWB)506，然后被写到存储器阵列508。在其它实施例中，写数据被直接写到存储器阵列508。

写数据还被提供给计算CRC校验和的CRC生成器510。在一些实施例中，使用六级XOR树来计算CRC校验和。在备选实施例中，可使用不同数量的XOR树或不同算法来生成CRC校验和。在一些实施例中，写数据路径和读数据路径使用相同XOR树来生成CRC校验和。

CRC生成器510将CRC校验和存储在CRC寄存器512中。在一些实施例中，CRC寄存器512是64位寄存器。CRC寄存器512的内容可初始化成逻辑内容。接收成帧单元504向比较器514提供来自接收CRC帧的CRC校验和。比较器514将接收的校验和与本地生成的校验和相比较。如果校验和不匹配，则向主机发送错误信号。如果主机接收到错误信号的话，则它可重发数据(以及相关联的CRC帧)。

图6是例证根据本发明实施例实现的、存储装置的读数据路径的所选方面的框图。存储装置600包含存储器阵列602、发射(TX)成帧单元604、CRC生成器606、CRC寄存器608和CRC禁止逻辑610。在备选实施例中，存储装置600可包含更多元件、更少元件和/或不同元件。在一些实施例中，存储装置600是动态随机存取存储装置(DRAM)。

在操作中，存储装置600在C/A总线(例如C/A总线102)上从主机(例如主机110)接收读命令。从存储器阵列602读取数据，并将其提供给TX成帧单元604。读数据还被提供给计算CRC校验和的CRC生成器606。在一些实施例中，使用六级XOR树来计算CRC校验和。在备选实施例中，可使用不同数量的XOR树或不同算法来生成CRC校验和。在一些实施例中，读数据路径和写数据路径使用相同XOR树来生成CRC校验和。

CRC生成器606将CRC校验和存储在CRC寄存器608中。在一些实施例中，CRC寄存器608是64位寄存器。CRC寄存器608的内容可初始化成逻辑内容。TX成帧单元604从生成器606接收校验和位，并在CRC帧中使它们成帧。由此，存储装置600可经由DQ总线612向主机单独传送一个或多个读数据帧和对应的CRC帧。

存储装置600包含CRC禁止逻辑610。在一些实施例中，CRC禁止逻辑610禁止存储装置600使用CRC。由此，在一些实施例中，存储装置600可配置成使用具有读数据的CRC校验和，或配置成不使用具有读数据(和/或具有写数据)的CRC校验和。在一些实施例中，CRC禁止逻辑包含模式寄存器设置(mode register set，MRS)的一部分。

图7是例证根据本发明实施例实现的主机的写数据路径所选方面的框图。主机700包含核逻辑702、CRC生成器704、CRC寄存器706和发射(TX)成帧单元708，以及其它元件。在备选实施例中，主机700包含更多元件、更少元件和/或不同元件。核逻辑702例如包含调度逻辑以向主存储器调度读和写，以及重试逻辑以在发生传输错误时重试操作。

在操作中，核逻辑702例如调度写操作，并向TX成帧单元708和CRC生成器704提供写数据。CRC生成器704基于写数据生成CRC校验和，并将CRC校验和存储在CRC寄存器706中。在一些实施例中，使用六级XOR树来计算CRC校验和。在备选实施例中，可使用不同数量的XOR树或不同算法来生成CRC校验和。在一些实施例中，写数据路径和读数据路径使用相同XOR树生成CRC校验和。在一些实施例中，CRC寄存器706是64位寄存器。CRC寄存器706的内容可初始化成逻辑内容。

TX成帧单元708将写数据成帧成一个或多个写数据帧(例如写数据帧710)。此外，TX成帧单元708将(从CRC寄存器706接收的)CRC校验和成帧成一个或多个单独的CRC帧(例如CRC帧712)。写数据帧和CRC帧经由DQ总线被传送到一个或多个存储装置(例如DRAM)。

图8是例证根据本发明实施例实现的主机的读数据路径所选方面的框图。主机800包含数据/CRC接口(I/F)804、CRC生成器806、比较器808和核逻辑802，以及其它元件。在备选实施例中，主机800包含更多元件、更少元件和/或不同元件。数据/CRC接口804提供主机300与DQ总线之间的接口。接口804可包含若干驱动器、接收器、定时电路，等等。

在操作中，读数据帧(例如810)通过DQ总线到达主机800。此外，覆盖读数据帧中数据的一个或多个CRC帧(812)到达主机800。数据/CRC接口804向核逻辑802(在805)和CRC生成器806(在807)提供读数据。此外，接口804向比较器808(在809)提供接收的CRC校验和。

CRC生成器806接收读数据，并计算“本地”CRC校验和。术语“本地”用于区分由主机生成的CRC校验和与由存储装置生成的CRC校验和。比较器808将本地CRC校验和(例如来自CRC生成器806)与从存储装置接收的CRC校验和相比较。如果它们匹配，则输出811指示数据有效。如果它们不匹配，则输出811可提供错误信号。

图9是例证用于向存储装置写数据帧和覆盖该数据帧的单独CRC帧的方法所选方面的流程图。参考过程块902，主机(例如存储控制器)生成错误位校验和(例如CRC校验和)以覆盖多个数据位的传输错误。在一些实施例中，主机包含CRC生成器以生成CRC校验和。主机可将相同的CRC树用于读数据路径和写数据路径。

参考过程块904，发射成帧逻辑(例如图6所示的发射成帧单元604)将多个数据位成帧成一个或多个数据帧。在一些实施例中，每个数据帧在长度上是八个UI。在906，该一个或多个数据帧经由数据总线被传送到存储装置(例如DRAM)。

在908，主机将CRC校验和成帧成CRC帧。在一些实施例中，CRC帧与数据帧分开，并与其截然不同。在908，CRC帧经由数据总线被传送到DRAM。CRC帧可被称为“带内”，原因在于它通过DQ管脚而不是一个或多个专用CRC管脚传送。

在一些实施例中，DRAM使用由主机提供的CRC帧来确定是否已经发生传输错误。例如，DRAM可生成“本地”CRC校验和(基于接收的数据)，并将本地校验和与接收的校验和相比较。如果已经发生传输错误，则DRAM可向主机发送错误信号。参考判定块912，如果主机接收到错误信号，则它可重发数据(在914)。备选地，如果主机未接收到错误信号，则数据是有效的(在916)。

本发明实施例的元件还可提供为用于存储机器可运行指令的机器可读介质。机器可读介质可包含但不限于闪存、光盘、光盘只读存储器(CD-ROM)、数字通用/视频盘(DVD)ROM、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、传播介质或适合于存储电子指令的其它类型机器可读介质。例如，本发明的实施例可下载为可通过在载波或其它传播介质中实施的数据信号经由通信链路(例如调制解调器或网络连接)从远程计算机(例如服务器)传送到请求计算机(例如客户端)的计算机程序。

在以上描述中，使用特定术语描述本发明的实施例。例如，术语“逻辑”代表用于执行一个或多个功能的硬件、固件、软件(或它们的任何组合)。例如，“硬件”的示例包含但不限于集成电路、有限状态机乃至组合逻辑。集成电路可采取处理器的形式，诸如微处理器、专用集成电路、数字信号处理器、微控制器等等。

应该认识到，本说明书通篇提到“一个实施例”或“实施例”是指结合该实施例描述的特定特征、结构或特性包含在本发明的至少一个实施例中。因此，重点是，并应该认识到，在本说明书的各个部分两次或更多次提到“实施例”或“一个实施例”或“备选实施例”不一定都指的是同一实施例。而且，在本发明的一个或多个实施例中，可以适当地组合特定特征、结构或特性。

类似地，应该认识到，在本发明实施例的以上描述中，各种特征有时一起组合在单个实施例、附图或其描述中，以便使公开流畅，有助于理解各个发明方面中的一个或多个方面。然而，公开的这个方法并不解释为反映所要求的主题需要比在每个权利要求中明确阐述的更多的特征的意图。而是，正如以下权利要求反映的一样，发明方面在于少于单个以上公开实施例的所有特征。由此，遵循具体实施方式的权利要求书由此明确结合到这个具体实施方式中。

Claims

1.一种方法，包括：

生成错误位校验和，以覆盖多个数据位的传输错误；

在写数据帧中使所述多个数据位成帧；

经由数据互连的一个或多个通路向动态随机存取存储器(DRAM)装置传送所述写数据帧；

在写错误位帧中使所述错误位校验和成帧；以及

经由所述数据互连的所述一个或多个通路向所述DRAM装置传送所述写错误位帧。

2.如权利要求2所述的方法，还包括：

接收至少部分基于所述错误位校验和检测到与所述数据帧相关联的传输错误的指示；以及

向所述DRAM装置重发所述数据帧。

3.如权利要求1所述的方法，还包括：

发出第一写命令，指示所述写数据帧要被写到所述DRAM装置；以及

发出第二写命令，指示所述错误位帧要被写到所述DRAM装置。

4.如权利要求1所述的方法，还包括：

发出单个写命令，指示所述写数据帧和所述错误位帧要被写到所述DRAM装置。

5.如权利要求1所述的方法，还包括：

从所述DRAM装置接收读数据帧，所述读数据帧包含多个读数据位；以及

从所述DRAM装置接收读错误位帧，其中所述读错误位帧包含覆盖所述多个读数据位中至少一些读数据位的校验和。

6.一种集成电路，包括：

错误位生成逻辑，把要传送到动态随机存取存储器(DRAM)装置的多个写数据位作为输入，并把覆盖所述多个写数据位的写校验和作为输出；以及

成帧单元，基于所述写数据位使写数据帧成帧，并基于所述写校验和使写错误位帧成帧。

7.如权利要求6所述的集成电路，还包括：

命令逻辑，向所述DRAM装置发出写命令，其中所述命令逻辑能够发出写数据命令以指示数据帧正在被写到存储器，并发出写错误位命令以指示写错误位帧正在被写到所述DRAM装置。

8.如权利要求7所述的集成电路，其中所述命令逻辑能够发出单个写命令以指示数据帧和错误位帧都正在被写到所述DRAM装置。

9.如权利要求6所述的集成电路，还包括：

接收成帧单元，从所述DRAM装置接收读数据帧和读错误位帧，其中所述读数据帧包含多个读数据位，并且所述读错误位帧包含覆盖所述多个读数据位中至少一部分读数据位的校验和；

逻辑，至少部分基于所述多个读数据位生成本地校验和；以及

比较逻辑，将所述本地校验和与所述本地校验和相比较。

10.如权利要求9所述的集成电路，还包括：

命令逻辑，向所述DRAM装置发出读命令，其中所述命令逻辑能够发出读数据命令以指示正在从存储器读取所述读数据帧，并发出读错误位命令以指示正在从所述DRAM装置读取所述读错误位帧。

11.一种系统，包括：

主机，包含：

成帧单元，基于所述写数据位使写数据帧成帧，并基于所述写校验和使写错误位帧成帧；以及

动态随机存取存储器(DRAM)装置，经由存储器互连耦合到所述主机。

12.如权利要求11所述的系统，其中所述主机还包含：

13.如权利要求12所述的系统，其中所述命令逻辑能够发出单个写命令以指示数据帧和错误位帧都正在被写到所述DRAM装置。

14.如权利要求11所述的系统，其中所述主机还包含：

比较逻辑，将所述本地校验和与所述校验和相比较。

15.如权利要求14所述的系统，其中所述主机还包含：