CN101895276A - 信号传输电路、包括该信号传输电路的半导体器件 - Google Patents

Abstract

提供一种提高抗软错误能力的信号传输电路以及包括此信号传输电路的半导体器件。该信号传输电路具有：第一触发电路；第二触发电路；延迟元件，其配置在所述第一触发电路的输出端子和所述第二触发电路的输入端子之间，以使其延迟时间与在LSI电路中确定为关键路径的信号传输电路的延迟时间相等的方式，延迟来自所述输出端子的信号并传输到所述输入端子。

Description

信号传输电路、包括该信号传输电路的半导体器件

本申请是申请号为200580051666.9(国际申请号：PCT/JP2005/017445)、申请日为2005年9月22日、发明名称为“信号传输电路、包括该信号传输电路的半导体器件、该半导体电路器件的设计方法及实现该设计方法的CAD装置”的专利申请的分案申请。

技术领域

本发明涉及一种提高了抗软错误能力的信号传输电路、包括此信号传输电路的半导体器件、此提高了抗软错误能力的半导体电路器件的设计方法及实现此设计方法的CAD(computer aided design：计算机辅助设计)装置。

背景技术

以下情况已被公知，即，因包含在LSI(Large Scale Integration：大规模集成电路)的封装及布线等中的放射性同位元素在衰变时所产生的α线、来自宇宙射线的中子射线等而导致在LSI的半导体电路内产生电噪声，从而使半导体电路进行错误动作。相对于半导体电路等硬件的故障所导致的硬错误(hard error)，将上述错误动作称作软错误(soft error)。而且，对于作为存储元件的电荷量小的DRAM(dynamic random memory；动态随机存取存储器)及SRAM(static random memory；静态随机存取存储器)，很早开始就研究了软错误的对策。另一方面，在逻辑LSI中，由于使用在信号传输电路的触发电路的存储节点(node)的蓄电量(charge capacity)大，因此对软错误的对策研究得少。

但是，随着LSI的高集成化以及微细化的发展，使用在信号传输电路的触发电路的存储节点的充电容量减少。而且，LSI的半导体电路越多地处理逻辑振幅小的信号。由此，已知道在用最新的微细化技术制造的高集成电路中，作为可靠性指标的软错误率在1000FIT(1000FIT是指在百万个器件(个)×时间(Hour)中发生1起故障)以上。上述软错误率是指若出厂1000个LSI则在约一个月内某一个LSI错误动作一次。

因此，提出了提高逻辑LSI电路的抗软错误能力的方案。例如，对使用于逻辑LSI电路的触发电路，提出了以下的方案。首先，根据入射到半导体衬底的α线计算出收集到触发电路节点上的收集电荷量，而且计算出用于翻转(invert)触发电路的节点的逻辑电平所需的临界电荷量。下面，在收集电荷量大于临界电荷量的情况下，为了阻止发生软错误，计算出需附加到触发电路的节点上的电容。而且，提出在该触发电路的节点附加需附加的电容的方案(例如，专利文献1)。

专利文献1：JP特开2000-195274

发明内容

(发明所要解决的问题)

为了防止在使用于信号传输电路的触发电路中发生逻辑电平的翻转，向所述触发电路一律附加电容，从而给整个信号传输电路的信号传输带来延迟。因此，有可能引发逻辑LSI电路整体不能对应高速度动作的情况。例如，存在不能保证在具有规定时钟频率的时钟信号下的动作的情况。

另一方面，以下的情况已被公知，即，在考虑信号传输电路的动作的情况下，若在触发电路中不发生逻辑电平的翻转，则不认为是软错误。然而，即使在发生逻辑电平的翻转的情况下，若逻辑电平的翻转信号从发生逻辑电平的翻转的触发电路传输至下一个触发电路而发生逻辑电平的翻转的信号未被锁存(Latch)，则不认为是软错误。从而，为了提高抗软错误能力，可以考虑除了相同地向使用于信号传输电路的触发电路附加电容以外的其它方法。

另外，存在以下的方法，即，即使在逻辑电平翻转的信号被下一个触发电路锁存的情况下，也通过在多个信号逻辑之间进行奇偶检验来进行错误检查，并通过重新执行命令来回避软错误。但是，在上述方法中，变成逻辑LSI电路的性能大幅度下降。

因此，本发明的目的在于，提供一种既能确保逻辑LSI电路整体的高速动作又能够提高抗软错误能力的信号传输电路、包括此信号传输电路的半导体器件、进行提高半导体电路的抗软错误能力的设计的CAD装置、以及记录程序的记录媒体，该程序通过此CAD装置来提高半导体电路的抗软错误。

(用于解决问题的方法)

本发明的CAD装置，用于实现半导体电路器件的设计方法，其特征在于，具有：求出LSI电路中的各信号传输电路传输信号的信号传输时间的单元；基于所述信号传输时间，检测成为最长的最长信号传输时间的单元；基于所述触发电路的关键节点所保持的电荷量，求出所述触发电路的输出信号的逻辑发生翻转的输出翻转率的单元；基于所述信号传输时间、动作时钟周期以及所述触发电路的所述输出翻转率，计算LSI电路的软错误率的单元；在预先规定的软错误率与所述LSI电路的软错误率相比更小时，在所述最长信号传输时间不变的范围内改变所述LSI电路的单元，从而能够解决上述问题。

本发明的信号传输电路具有：第一触发电路；第二触发电路；延迟元件，其配置在所述第一触发电路的输出端子和所述第二触发电路的输入端子之间，以使其延迟时间与在LSI电路中确定为关键路径(critical path)的信号传输电路的延迟时间相等的方式，延迟来自所述输出端子的信号并传输到所述输入端子，从而能够解决上述问题。

本发明的其它信号传输电路，具有：第一触发电路，其具有主触发器及从触发器，且在主触发器的关键节点上附加电容；第二触发电路；延迟元件，其配置在所述第一触发电路的输出端子和所述第二触发电路的输入端子之间，用于延迟来自所述输出端子的信号并传输到所述输入端子，从而能够解决上升问题。

本发明的半导体电路器件，其特征在于，具有所述信号传输电路，从而能够解决上述问题。

(发明效果)

根据本发明的CAD装置，求出计算软错误率所需的信号传输电路的信号传输时间、触发电路的输出翻转率，由于具有：确定成为关键路径的信号传输电路的单元；使用所述信号传输时间、输出翻转率计算软错误率的单元；在未达到预先规定的软错误率的情况下，以不改变成为关键路径的信号传输电路的信号传输时间的条件下，修改信号传输电路的信号传输时间及信号传输电路的触发电路的输出翻转率的单元，并且不改变信号传输电路的信号传输时间，该信号传输电路决定LSI电路整体的性能的关键路径，因此实现不降低LSI电路整体性能的LSI电路设计方法。另一方面，由于通过修改信号传输时间及输出翻转率来提高信号传输电路的抗软错误能力，因此作为LSI电路的整体实现提高抗软错误能力的LSI电路设计方法。

根据本发明的信号传输电路，通过将信号传输电路的触发电路之间的信号延迟时间与使用在关键路径的信号传输电路的信号延迟时间对准，使由放射线等引起的来自触发电路的翻转信号被传输为止的时间延长，从而提高抗软错误能力，另一方面，由于LSI整体性能被关键路径支配的状况不发生改变，因此LSI电路整体性能不下降。

根据本发明的其它信号传输电路，通过只在信号传输电路的触发电路的主触发器部分附加电容，降低触发电路的输出发生翻转的概率，因此提高了抗软错误能力，另一方面，由于少附加电容也可以，因此LSI整体性能的下降小。

根据本发明的半导体器件，由于半导体电路包括上述信号传输电路，所以提高了抗软错误能力，另一方面，LSI整体性能的下降小。

附图说明

图1是表示提高抗软错误能力的半导体器件的设计方法的流程图。

图2是详细说明检测关键路径的工序的图。

图3是用于详细说明软错误率计算工序的以及判断软错误率工序的图。

图4是接着图3用于详细说明软错误率计算工序的以及判断软错误率工序的图。

图5是用于说明，通过信号传输电路的修改，尤其是延长信号传输电路的延迟元件的信号延迟时间Td的修改，降低LSI电路的软错误率的图。

图6是用于说明触发器输出信号的逻辑因由α线等所产生的噪声而被翻转的结构的图。

图7是用于说明，通过为了不使包括在通信传输电路的触发器输出信号的逻辑被噪声容易地翻转而进行的修改，降低LSI电路的软错误率的图。

图8是表示信号传输电路的图，该信号传输电路通过具有可改变成反相器的虚设电路来能够修改延迟时间Td。

图9是表示信号传输电路的图，该信号传输电路通过附加电容或者电阻来进行修改使延迟时间Td能够延长。

图10是表示信号传输电路的图，该信号传输电路通过使用驱动能力小的反相器来能够延长延迟时间Td。

图11是表示第三实施例的信号传输电路的触发器的电路的图，该信号传输电路具有所保持的信号的逻辑翻转率低的主触发器。

图12是说明第四实施例的CAD装置的结构的图。

附图标记的说明：

1a检测关键路径的工序

1b求出信号延迟时间的工序

1c最长信号延迟时间的检测工序

1d求出输出翻转率的工序

2进行软错误率计算的工序

3判断软错误率是否在规定值以下的工序

4改变LSI电路的工序

7触发器

8延迟元件

9触发器

11、15传输门

12节点A

13、17、19、20a反相器(inverter)

14节点B14

16节点C

18节点D

21LSI电路

22总线

23、24、25、26、27延迟元件

28、29、30、31触发电路

32、33、34构成时钟树的时钟缓冲器

45、46频数分布

47频数分布函数47

48在表示有可能引起软错误的信号传输电路个数的频数分布中的区域

49表示将函数D(t)从Tf到Tc所做的积分除以Tc及N的曲线

50时钟信号

51表示时钟信号处于“H”状态的触发器输出信号的翻转概率的曲线

52表示时钟信号处于“L”状态的触发器输出信号的翻转概率的曲线

55频数分布

56频数分布函数D(t)

57表示有可能引起软错误的信号传输电路个数的区域

58表示将图3C的频数分布函数D(t)从Tf到Tc所做的积分除以信号传输电路的总数而得到的结果的函数

59表示将频数分布函数D(t)56从Tf到Tc所做的积分除以信号传输函数的总数而所得到的结果的函数

67、68、69、70、71反相器

72，73传输门

76表示“因翻转信号的传输而引起的软错误率”的函数

77时钟信号

78电容

80在时钟信号77的逻辑为“H”的期间内，修改后的触发器的输出信号的逻辑发生翻转的概率

81在时钟信号77的逻辑为“L”的期间内，修改后的触发器的输出信号的逻辑发生翻转的概率

83、86、87、88、89反相器

84、85传输门

90触发器

91反相器

92、93电容

94电阻

95触发器电路图

96反相器电路图

97虚设(dummy)电路图

99、100电容图案

101电阻图案

102布线图案

103沟(well)图案

104场效应区(field region)图案

105栅极(gate electrode)图案

106驱动能力小的反相器

112、120、121、123、124反相器

113、122传输晶体管(transfer transistor)

114高电压电源(Vcc)

115、116P型晶体管

117低电压电源(Vss)

118、119N型晶体管

130CAD装置

131电路设计数据

132已修改的电路设计数据

133输入输出单元

134a关键路径的检测单元

134b求出信号延迟时间的单元

134c检测最长的信号延迟时间的单元

134d求出输出翻转率的单元

135软错误率的计算单元

136判断软错误率是否在规定值以下的单元

137改变信号传输电路使得软错误率降低的单元

具体实施方式

下面，说明本发明的第一实施例、第二实施例、第三实施例及第四实施例。

(第一实施例)

第一实施例涉及提高抗软错误能力的半导体器件的设计方法。利用图1、图2A至图2C、图3A至图3C、图4A、图4B、图5A至图5C、图6A、图6B及图7A至图7C，说明上述半导体器件的设计方法。

图1是表示提高抗软错误能力的半导体器件的设计方法的流程图。而且，图1A表示：检测关键路径的工序1a；求出信号延迟时间的工序1b；检测最长信号延迟时间的工序1c；求出输出翻转率的工序1d；进行软错误率计算的工序2；判断软错误率是否在规定值以下的工序3；以及为了降低软错误率而修改LSI电路的工序4。

检测关键路径的工序1a是大致如下述的工序。此外，在后面利用图2来详细说明实施例。首先，LSI电路的绝大部分由组合电路和顺序电路构成，其中该组合电路由逻辑元件等构成，该顺序电路包括触发器。因此，在LSI电路的整体中，将包括两个触发电路和延迟元件的电路定义为信号传输电路，其中，该延迟元件配置在其触发器之间，将从一个触发器的输出端子输出的信号延迟并传输到另一个触发器的输入端子。另外，将门(gate)延迟时间与传输时间的和定义为信号延迟时间Td，其中，该门延迟时间是指信号输入到触发器开始到该触发器将输出信号从输出端子输出为止的时间，该传输时间是指输出信号通过上述延迟元件到达至下一个触发器的输入端子为止的时间。

因此，在检测关键路径的工序1a中，首先进行如下工序1b，即识别信号传输电路，并求出上述各信号传输电路的信号延迟时间(Td)。接着，进行如下工序1c，即，考虑提供给LSI电路的时钟信号时钟周期Tc的同时，比较各信号传输电路的信号延迟时间Td，检测最长的信号延迟时间。这样，能够确定成为关键路径的，即具有最长的信号延迟时间的信号延迟电路。还有，进行如下工序1d，即，对各信号输出电路的触发器求出翻转率，该翻转率是来自触发器的输出信号的逻辑被包含在LSI的封装及布线等中的放射性同位元素在衰变时所产生的α线、来自宇宙射线的中子射线等发生翻转的翻转率。

软错误率的计算工序2大致如下述工序。此外，在后面，利用图3、图4来详细地说明实施例。首先，针对一个信号传输电路，假设在一个时钟周期Tc中的Tf时间点上触发器的输出信号的逻辑发生翻转，并信号传输电路的信号延迟时间为Td。而且，在α线直接照射触发器的情况下，触发器输出信号的逻辑发生翻转的概率设定为R。若这样，当Tc-Tf在Td以下的情况下，在一侧触发器中所发生的输出信号的逻辑翻转，传输到另一侧的触发器，从而发生软错误。因此，对一个信号传输电路，α线等直接照射信号传输电路而触发器的输出信号发生翻转，并锁存到下一个触发器，从而发生软错误的概率P为1-Td/Tc。这是因为，在从时钟周期的结束时间点Tc到Td之前存在输出信号的逻辑翻转的情况下，即，在时间区间Tc中且在Tc-Td的时间区间内发生输出信号的逻辑翻转时，发生软错误。而且，当考虑到触发器输出信号的逻辑翻转的概率R时，发生软错误的概率S为R和P＝(1-Td/Tc)的乘积。

从而，包含在LSI电路整体的N个信号传输电路的软错误概率为S₁、S₂、…S_N，在α线等直接照射信号传输电路的概率简单地为1/N的情况下，LSI电路整体的软错误概率为(S₁+S₂+…+S_N)/N。而且，假定触发器输出信号的逻辑发生翻转的概率R一定，并且各信号传输电路的触发器的输出信号发生翻转且锁存到下一个触发器，从而发生软错误的概率P为P₁、P₂、…P_N的情况下，LSI电路整体的软错误概率为R×(P₁+P₂+…+P_N)/N。

因此，软错误率的计算工序2为求出上述LSI电路整体的软错误概率的工序。

判断软错误率是否在规定值以下的工序3是，判断利用软错误率的计算工序2来计算出的软错误率是否达到事先所提供的软错误率的目标值的工序。此外，后面说明详细的实施例。而且，利用软错误率的计算工序2来计算出的软错误率达到目标值时，结束提高抗软错误能力的半导体器件的设计。另一方面，利用软错误率的计算工序2来计算出的软错误率未达到目标值时，为了降低软错误率进入修改LSI电路的工序4。

为了降低软错误率而改变LSI电路的工序4是如下的工序，即，在软错误率的计算工序2中，为了降低计算出的软错误率，通过改变包括在LSI电路的信号传输电路，或者包括在信号传输电路的触发器等，来改变LSI电路。此外，在后面利用图5以及图6说明详细的实施例。

图2A、图2B及图2C是用于详细说明检测关键路径的工序的图。

图2A是表示信号传输电路的图。另外，图2A表示时钟信号线5、输入信号线6、触发器7、延迟元件8、触发器9及输出信号线10。而且，图2A的信号传输电路由触发器7、触发器9以及延迟元件8构成。延迟元件8连接在触发器7的输出端子和触发器9的输入端子之间。而且，延迟元件8能够改变将来自触发器7的输出端子的信号传输至触发器9的输入端子的传输时间。触发器7利用输入端子接收来自输入信号线6的输入信号，而且接收来自时钟信号线5的时钟信号，并且锁存输入信号，并从输出端子输出输出信号。触发器9与触发器7进行相同的动作，但其不同点在于，利用输入端子接收来自延迟元件8的信号。

图2B是表示上述触发器7或者触发器9的详细的电路结构的图。而且，图2B表示，传输门11、15、节点A12、反相器13、17、19、20a、节点B14、节点C16、节点D18及表示α线等的箭头20b。而且，反相器13和反相器19连接成闭环状并形成主触发器(master flip flop)电路。而且，反相器17和反相器20a连接成闭环状并形成从触发器(slave flip flop)电路。传输门11是将输入信号读入至触发器7或者触发器9的电路。而且，传输门15是将信号从主触发电路传输至从触发电路的电路。当发生箭头20b所示的α线等情况时，节点A12、节点B14、节点C16、节点D18为噪声的发生地点，该噪声能够使触发器7或者触发器9的输出信号的逻辑发生翻转，并且称作关键节点(critical node)。

图2C是表示LSI电路的概略图。而且，图2C表示，LSI电路21、总线22、延迟元件23、24、25、26、27、触发电路28、29、30、31、构成时钟树(clock tree)的时钟缓冲器(clock buffer)32、33、34、由时钟缓冲器32产生的时钟A35、由时钟缓冲器33产生并提供给触发器29的时钟B36、由时钟缓冲器33产生并提供给触发器30的时钟C37、由时钟缓冲器34产生的时钟D38、信号A39、信号B40、信号C41及信号D42。

LSI电路21由组合电路及包括触发器等的顺序电路构成，并且具有用于实现LSI电路21功能的功能电路区，例如：包括触发器28的电路区，包括触发器29的电路区，包括触发器30的电路区，包括触发器31的电路区。而且，触发器28接收来自时钟缓冲器32的时钟A35并输出信号A39。信号A39经过延迟元件24、总线22及延迟元件25之后，作为信号B40被传输到触发器29的输入端子。而且，信号A39经过延迟元件23、总线22及延迟元件26之后，作为信号C41被传输到触发器30的输入端子。还有，信号A39经过延迟时间23、总线22及延迟元件27之后，作为信号D42被传输到触发器31的输入端子。触发器29接收来自时钟缓冲器33的时钟B36，并锁存信号B40。触发器30接收来自时钟缓冲器33的时钟C37，并锁存信号C41。触发器31接收来自时钟缓冲器34的时钟D38，并锁存信号D42。即，由于通过触发器29、30、31、32来控制上述电路区之间的信号A39、信号B40、信号C41、信号D42等的输入输出，因此能够决定各电路区的工作顺序。

因此，“确定信号传输电路”是指，在图2C的LSI电路中，例如，将触发器28及触发器29确定为利用图2A说明的信号传输电路的触发器，并且将延迟元件24、总线22、延迟元件25确定为利用图2A说明的信号传输电路的延迟元件。即，“确定信号传输电路”是指，在LSI电路中的顺序电路中，确定输出信号的触发器、锁存此信号的触发器以及此触发器之间的延迟元件。

接下来，“针对上述各信号传输电路，求出信号延迟时间Td的工序”是指，例如，在具有触发器28、29以及由延迟元件24、总线22、延迟元件25构成的延迟元件的信号传输电路中，将从信号输入到触发器28开始至触发器28将输出信号输出，触发器28的输出信号经过延迟元件到达触发器29的输入端子为止的时间作为信号延迟时间Td，并求出该信号延迟时间Td的工序。即，是指将信号传输电路的一个触发器接收信号开始到信号传输至另一个触发器的输出端子为止的时间作为信号延迟时间Td，并求出该信号延迟时间Td的工序。此外，更具体地说，从触发器的驱动能力、布线电阻及延迟元件的驱动能力，通过公知的电路模拟能够求出上述的信号延迟时间Td。

而且，“考虑提供给LSI电路的时钟信号的时钟周期Tc的同时，比较各信号传输电路的信号延迟时间Td，检测最长的信号延迟时间的工序”是指，比较各信号传输电路的信号延迟时间Td，检测最长的信号延迟时间Td的工序。然后，将具有最长的信号延迟时间的信号传输电路确定为关键路径。在此，设定为“考虑时钟信号的时钟周期Tc的同时”是指，在最长的信号延迟时间Td、触发器的建立时间(set up time)以及触发器的保持时间(hold time)之和超过时钟周期Tc时，不将具有该信号延迟时间Td的信号传输电路设定为关键路径。这是因为，作为原则在各信号传输电路的信号延迟时间Td中存在超过时钟周期Tc的信号延迟时间Td的情况下，提供该时钟信号的LSI电路不以该时钟周期进行动作。因此，对具有超过时钟周期Tc的信号延迟时间Td的信号传输电路进行修改，使得信号延迟时间Td在Tc以下。

进一步地，“对各信号输出电路的触发器求出输出翻转率的工序，其中该输出翻转率是，由于包含在LSI的封装及布线等中的放射性同位元素在衰变时所产生的α线、来自宇宙射线的中子射线等，导致来自触发器的输出信号的逻辑发生翻转的输出翻转率”是指，根据α线及中子射线等的发生率、由α线及中子射线等所产生的电荷量的分布以及各信号传输电路的触发器的节点A12、节点B14、节点C16及节点D18等的关键节点所具有的电荷量，求出来自触发器的输出信号的逻辑发生翻转的输出翻转率。因此，α线及中子射线等的发生率越低，输出翻转率越低。而且，当由α线及中子射线等所产生的电荷量的分布偏向于小的电荷量时，则输出翻转率低。还有，关键节点所具有的电荷量越多，则输出翻转率越低。

图3A、图3B、图3C、图4A及图4B是用于说明软错误率计算工序的详细以及判断软错误率的工序的图。而且，图3A、图3B及图3C表示频数分布45、频数分布46、频数分布函数47以及表示可能引起软错误的信号传输电路的个数的，频数分布中的区域48。

图3A是表示频数分布45的图，该频数分布45是在LSI电路中，对信号传输电路的延迟时间Td进行分区，并对延迟时间Td的分区进行信号传输电路的分类，针对延迟时间Td的分区和属于各延迟时间Td的分区的信号传输电路的频数而制作的频数分布。而且，图3A的频数分布45的横轴表示延迟时间Td的分区，纵轴表示信号传输电路的个数。根据图3A的频数分布45，属于时钟周期Tc的3/4左右的延迟时间Td的分区的信号传输电路的频数为最大。

图3B是表示频数分布46的图，该频数分布46是将图3A的频数分布的横轴参数改变为(Tc-Td)，并基于图3A的频数分布45而制作的频数分布。此外，纵轴表示信号传输电路的频数。而且，图3B表示在假定信号传输电路的频数分布相对于参数(Tc-Td)连续的情况下的频数分布函数D(t＝Tc-Td)47。根据图3B的频数分布，属于时钟周期Tc的1/4左右的(Tc-Td)的分区的信号传输电路的频数为最大。

图3C是表示图3B的频数分布函数D(t＝Tc-Td)47的曲线图。而且，图3C的曲线图的横轴表示t＝Tc-Td，且纵轴表示信号传输电路的频数。而且，在图3C中以斜线画出的剖面线部分表示存在如下可能性的信号传输电路的个数，即，从时钟信号的时钟脉冲边沿到达至信号传输电路的触发器开始经过了Tf时间后，因α线等而产生噪声，从而一侧的触发器的输出信号的逻辑发生翻转，其结果，已逻辑翻转的输出信号被传输到另一侧的触发器并被锁存的可能性。

图4A表示在将因α线等而产生噪声的时刻设定为Tf的情况下，基于成为频数分布函数的Tc-Td＞Tf的区域，求出变成软错误可能性的信号传输电路的个数，并定义为对于Tf的函数，即定义为将函数D(t)从Tf到Tc所做的积分除以用时钟周期Tc及包括在LSI电路的信号传输电路的总数N，并将其函数表示为曲线图。此外，图4A的横轴表示Tc-Td，纵轴表示概率。而且，图4A表示将函数D(t)从Tf到Tc所做的积分除以Tc及N的曲线49。

图4B表示如下的图，即，在时钟信号处于“H”状态的情况下，触发器输出信号因α线等所产生的噪声而翻转的概率(下面，称为触发器输出信号的翻转概率)为R1，在时钟信号处于“L”状态的情况下，触发器输出信号翻转的概率为R2。此外，图4B的曲线图的纵轴表示个数，横轴表示时间。而且，图4B表示时钟信号50、折线51和折线52，该折线51表示时钟信号处于“H”状态的触发器输出信号的翻转概率，该折线52表示时钟信号处于“L”状态的触发器输出信号的翻转概率。

此外，如后面利用图6A及图6B所说明，通常翻转概率R1取大于翻转概率R2的值。

因此，如下进行软错误率的计算工序的详细。首先，假设在LSI电路内存在具有相同延迟时间Td的多个信号传输电路，且此频数分布为图3A的曲线图。因此，定义t＝Tc-Td，并基于图3A的频数分布，制作相对参数t的图3B的频数分布。而且，从图3B的频数分布制作图3C的频数分布函数D(t)。

接着，如图3C的图所示，利用表示具有Tc-Td的通信传输电路的频数的函数D(t＝Tc-Td)，计算具有如下的可能性的信号传输电路(下面，称作存在锁存翻转信号可能性的信号传输电路)的个数，即，在时刻Tf因α线等而产生噪声，从而一侧的触发器的输出信号的逻辑发生翻转且被另一侧的触发器能锁存，并如下地表示。

${\∫}_{\mathrm{Tf}}^{\mathrm{Tc}}D\left(t\right)\·\mathrm{dt}$

在此，能够用上述式子来表达存在锁存翻转信号可能性的信号传输电路的个数，即存在软错误可能性的信号传输电路的个数，其原因是，在Tc-Td＞Tf的情况下，若因α线等而产生噪声，则所翻转的触发器的输出信号能够传输至下一个触发器。另一方面是因为，在Tc-Td＜Tf的情况下，所翻转的触发器输出信号传输不到。此外，若用时钟周期Tc和LSI整个总数N来除存在锁存上述翻转信号可能性的信号传输电路的个数，则如图4A的图所示变成，在一侧的信号传输电路的触发器中输出信号的逻辑发生翻转，另一侧的信号传输电路的触发器锁存其输出信号的概率。

接着，基于能够锁存上述翻转信号的信号传输电路的个数，在时钟信号处于“H”状态的时间区间，且在因α线等而产生噪声的情况下，如图4B所示，在触发器的输出信号的翻转概率为R1的情况下，求出LSI电路整体的软错误率。在此，由于LSI电路整体的软错误率为R×(P₁+P₂+…+P_N)/N，所以在时钟信号处于“H”状态的时间区间，且在因α线等而产生噪声的情况下的软错误率如下式所示。

$(R1/\mathrm{Tc}/N)\×\underset{n}{\overset{\mathrm{tH}>\mathrm{n\ΔTf}}{\mathrm{\Σ}}}\mathrm{\ΔTf}\·{\∫}_{\mathrm{n\ΔTf}}^{(n+1)}D\left(t\right)\·\mathrm{dt}$

此外，在上述式子当中，tH为时钟信号的逻辑为“H”的时间区间。ΔTf为关于因α线等而产生噪声的时刻Tf的微小区间，并且在该区间内，即使因α线等而产生噪声，软错误率也几乎相同，从而认为是不发生变化的区间。而且，ΔTf也是将时钟周期n等分了的区间。还有，取得总和的处理，即，在求和(summation)处理中设定为tH＞nΔTf，这是意味着tH是对时钟信号的逻辑为“H”的时间区间取得总和的处理。

另一方面，在时钟信号处于“L”状态的时间区间，在因α线等而产生噪声的情况下，如图4B所示，若触发器输出信号的翻转概率为R2，则软错误率如以下所示。此外，取得总和的处理，即，在求和处理中，设定为nΔTf＜tH，意味着tH超过时钟信号的逻辑为“H”的时间区间，从而对时钟信号处于“L”状态的时间区间取得总和的处理。

$(R2/\mathrm{Tc}/N)\×\underset{n}{\overset{\mathrm{n\ΔTf}>\mathrm{tH}}{\mathrm{\Σ}}}\mathrm{\ΔTf}\·{\∫}_{\mathrm{n\ΔTf}}^{(n+1)\mathrm{\ΔTf}}D\left(t\right)\·\mathrm{dt}$

从而，如下地计算出，在整个时钟周期区间的LSI电路整体的软错误率SS。

$\mathrm{SS}=$

$(R1/\mathrm{Tc}/N)\×\underset{n}{\overset{\mathrm{tH}>\mathrm{n\ΔTf}}{\mathrm{\Σ}}}\mathrm{\ΔTf}\·{\∫}_{\mathrm{n\ΔTf}}^{(n+1)}D\left(t\right)\·\mathrm{dt}$

$+$

$(R2/\mathrm{Tc}/N)\×\underset{n}{\overset{\mathrm{n\ΔTf}>\mathrm{tH}}{\mathrm{\Σ}}}\mathrm{\ΔTf}\·{\∫}_{\mathrm{n\ΔTf}}^{(n+1)\mathrm{\ΔTf}}D\left(t\right)\·\mathrm{dt}$

接着，判断软错误率是否在规定值以下的工序是将在LSI电路整体的软错误率的计算工序中所求出的上述软错误率SS，与事先规定的LSI电路整体的软错误率的设计值进行比较的工序。其结果，在整个时钟周期区间，当软错误率SS未达到软错误率的设计值时，为了降低软错误率，进入修改LSI电路的工序。而且，当软错误率SS达到软错误的设计值时，结束提高LSI电路的抗软错误能力的设计。

图5A、图5B、图5C、图6A、图6B、图7A、图7B及图7C是用于说明为了降低LSI电路整体的软错误率而改变LSI电路的工序的图。在此，改变LSI电路是指，例如，为了延长包括在LSI电路的通信传输电路的延迟元件的信号延迟时间而改变电路，或者，为了使包括在通信传输电路的触发器的输出信号的逻辑不易因噪声等发生翻转而改变触发器的电路。

图5A、图5B及图5C是用于说明，通过改变信号传输电路，尤其是通过延长信号传输电路的延迟元件的信号延迟时间Td，降低LSI电路的软错误率的图。而且，图5A、图5B及图5C示出：频数分布55；频数分布函数D(t)56；区域57，其表示基于频数分布函数56求得的有可能引起软错误的信号传输电路的个数；函数58，其表示在因α线等而产生噪声的时刻Tf，变成软错误的修改前的信号传输电路的个数除以信号传输电路的总数N而得到的结果，即，将图3C的频数分布函数D(t)从Tf到Tc所做的积分除以信号传输电路的总数而得到的结果；以及函数59，其表示在因α线等而产生噪声的时刻Tf，变成软错误的修改后的信号传输电路的个数除以信号传输函数的总数而得到的结果，即，将频数分布函数D(t)56从Tf到Tc所做的积分除以信号传输函数的总数而得到的结果。

图5A是与图3B相同的图，但其不同点在于，该图显示了针对进行延长触发器之间的延迟时间Td的改变的信号传输电路的频数分布。

图5B是与图3C相同的图，但其不同点在于，该图显示了在时间Tf中，因α线等而产生噪声时变成软错误的、修改后的信号传输电路的个数的区域。

图5C是表示关于信号传输电路的改变前后的如下函数的图，即，在因α线等而产生噪声的时刻Tf，将变成软错误的信号传输电路的总数除以信号传输电路的个数的函数。即，图5C表示关于信号传输电路的改变前后的如下的软错误率的图，即，在由于α线等所产生噪声而导致信号传输函数的一侧触发器的输出信号的逻辑发生翻转的情况下，将因另一侧触发器锁存该翻转逻辑信号而导致的LSI电路整体的软错误率(下面，称作“由翻转信号的传输所引起的软错误率”)。

因此，延长信号传输电路的延迟元件的信号延迟时间Td的改变是指，通过附加、改变各信号传输电路的延迟元件，从而进行延长信号延迟时间Td所的改变。然而，显而易见，对该信号延长时间Td所进行的延长是在确定为关键路径的信号传输电路的信号延迟时间Td以内，即在最长的信号传输时间以内。这是由于LSI电路整体的性能降低的原故。即，是指在从LSI电路整体来看，如图5A所示，改变对(Tc-Td)的信号传输电路的频数分布，使增加Tc-Td变短的区域的信号传输电路的频数。其结果，表示信号传输电路的个数的区域的面积，该信号传输电路是在图5B的时间Tf，在因α线等而产生噪声时变成软错误率的修改后的信号传输电路，与表示图3C的信号传输电路的个数的区域的面积相比减小。因此，因为减少引起软错误的信号传输电路的个数，所以如图5C所示，LSI电路整体的软错误率减少。

图6A是用于说明，在时钟信号处于“H”状态的情况下，触发器输出信号的逻辑由于α线等所产生的噪声而发生翻转的结构的图。而且，图6B是用于说明，在时钟信号处于“L”状态的情况下，触发器输出信号的逻辑由于α线等所产生的噪声而发生翻转的结构的图。而且，图6A及图6B示出了，传输门72、73、反相器67、68、69、70、71、时钟信号66、输入端子60、输出端子61、表示信号的传输的箭头62、63、64、65。此外，由于图4B的触发器和图4C的触发器具有相同的结构，所以对传输门及反相器标注相同的附图标记。

根据图6A，在时钟信号59的逻辑为“H”时，逻辑“L”通过反相器67被传送到栅极的传输门72截止，不接收来自输入端子60的箭头62所示的信号。但是，传输门73导通，来自由反相器68和反相器69构成的主触发器的箭头63所示的信号被传送到由反相器70和反相器71构成的从触发器，而且也被传送到输出端子61。

另一方面，根据图6B所示，在时钟信号66的逻辑为“L”时，逻辑“H”通过反相器67被传送到栅极的传输门72导通，不接收来自输入端子60的箭头62所示的信号。而且，传输门73截止，来自由反相器68和反相器69构成的主触发器的箭头64所示的信号不被传送到由反相器70和反相器71构成的从触发器。但是，来自上述从触发器且箭头65所示的信号被传送到输出端子61。

从而，根据如上所述，在图6A及图6B所示的触发器中，由于主触发器的输出信号的逻辑翻转被直接传送到输出端子，因此时钟信号的逻辑为“H”时的软错误率R1几乎等于主触发器的软错误率。另一方面，由于从触发器的输出信号的逻辑翻转被直接传送到输出端子，因此时钟信号的逻辑为“L”时的软错误率R2几乎等于从触发器的软错误率。

在此，由于构成主触发器的反相器只要驱动从触发器就可以，因此通常使用扇出系数(fan out)小的元件。若这样，在图2B中说明的主触发器的关键节点所积蓄的电荷比从触发器的关键节点所积蓄的电荷少。因此，在因α线等而产生噪声的情况下，主触发器的输出信号发生翻转的概率比从触发器的输出信号发生翻转的概率大。

若这样，时钟信号的逻辑为“H”时的软错误率R1的值比时钟信号的逻辑为“L”时的R2的值大。

图7A、图7B及图7C是用于说明，通过修改使包括在通信传输电路的触发器的输出信号的逻辑不被α线等所产生的噪声而发生翻转，从而降低LSI电路的软错误率的图。

而且，图7A、图7B及图7C示出：表示“翻转信号的传输所引起的软错误率”的函数76；时钟信号77；概率80，其是在时钟信号77的逻辑为“H”的时间区间内的改变电路之后的触发器的输出信号的逻辑发生翻转的概率；概率81，其是在时钟信号77的逻辑为“L”的时间区间内的改变电路之后的触发器的输出信号的逻辑发生翻转的概率；时钟信号线82；反相器83、86、87、88、89；传输门84、85；以及电容78。

图7A是表示函数76的图，其中该函数76表示“翻转信号的传输所引起的软错误率”。图7B表示，在时钟周期中的时钟信号77的逻辑为“H”时，因α线等而产生的噪声使触发器的输出信号发生翻转的概率为R3，而在时钟周期中的时钟信号77的逻辑为“L”时，因α线等而产生的噪声使触发器的输出信号发生翻转的概率为R2。在此，概率R3比概率R2小。图7C是表示触发器概略的图。而且，图7C的触发器包括：构成主触发器的反相器86、87；构成从触发器的反相器88、89；位于输入信号线和主触发器之间的传输门84；位于主触发器和从触发器之间的传输晶体管85；时钟线82，其直接连接在传输门85的栅极，且经由反相器84连接到传输门84的栅极；电容78，其与主触发器的关键节点连接。

因此，为了使包括在通信传输电路的触发器的输出信号的逻辑不易被噪声等而发生翻转，对电路进行改变是指，如图7C所示，将电容90连接到主触发器的关键节点，从而降低关键节点所保持的信号逻辑发生翻转的逻辑翻转率。其结果，如图7B所示，在时钟信号77的逻辑为“H”时，通过α线等所产生的噪声，触发器的输出信号发生翻转的概率从图4B的概率R1减少到R3。还有，也能够将概率R1设定成低于概率R2的值。若这样，如图7A所示，在时钟信号77的逻辑为“H”的时间区间内，在时钟信号77的逻辑为“H”时间区间内的“翻转信号的传输所引起的软错误率”高，因此在减少LSI电路整体的软错误率中降低触发器的输出信号发生翻转的概率起到非常大的作用。

而且，将电容78连接到主触发器的关键节点，并采取使关键节点所保持的信号的逻辑难以发生翻转的方法，则会起到传输从触发器所输出的信号不会被延迟的效果。

第一实施例的提高抗软错误能力的半导体器件的设计方法包括：检测关键路径的工序；进行软错误率的计算的工序；判断软错误率是否在规定值以下的工序；改变LSI电路使软错误率降低的工序。即，第一实施例的提高抗软错误能力的半导体器件的设计方法包括：确定在各信号传输电路所具有的触发电路之间传输信号的信号传输时间、确定在各信号传输电路所具有的所述触发电路被放射线照射时的输出翻转率、以及确定作为关键路径的信号传输电路的工序；基于各信号传输电路的所述信号传输时间、所述触发电路的所述输出翻转率以及时钟周期，计算LSI电路整体的软错误率的工序；当预先规定的软错误率小于所述LSI电路整体的软错误率时，为了使所述关键路径的信号传输电路的所述信号传输时间不变而延长所述信号传输时间，以及为了降低所述触发电路的所述输出翻转率而改变电路的工序。

因此，根据第一实施例的提高了抗软错误能力的半导体器件的设计方法，因为不改变决定LSI电路整体性能的作为关键路径的信号传输电路的信号传输时间，所以LSI电路整体的性能不下降。另一方面，由于通过延长信号传输电路的软错误率抵抗能力根据信号传输时间，并降低输出翻转率，以此增强抗软错误能力，所以作为LSI电路整体具有提高抗软错误能力的效果。

而且，如果利用第一实施例的提高抗软错误能力的半导体器件的设计方法，设计图2C的LSI电路，则能够获得抗软错误能力高的半导体器件。

(第二实施例)

第二实施例涉及一种信号传输电路，该信号传输电路具有调整从一侧的触发器到另一侧的触发器的信号传输的延迟时间的结构，并且表示如下信号传输电路的例子，该信号传输电路使用上述结构，被修改成具有与已确定为关键路径的信号传输电路相同的延迟时间Td。而且，利用图8A至图8D、图9A至图9D、图10A以及图10B，说明第二实施例的信号传输电路。而且，图8A至图8D、图9A至图9D、图10A以及图10B示出了，触发器90、反相器91、电容92、电容93、电阻94、触发器电路图95、反相器电路图96、虚设电路图97，电容图案99、电容图案100、电阻图案101、布线图案102、沟图案103、场效应区图案104、栅极图案105、驱动能力小的反相器106。

图8A至图8D是表示信号传输电路的图，该信号传输电路通过具有能够改变成反相器的虚设电路，以此修改延迟时间。

图8A是表示进行修改之前的信号传输电路的图。而且，图8A的信号传输电路由输出信号的触发器90、四个反相器91及接收信号的反相器90构成。而且，在图8A的信号传输电路中，来自一侧的触发器90的信号传输至另一侧的触发器90所需的延迟时间Td由，从一侧触发器90输出信号为止的延迟时间和信号经由反相器91所传输的传输时间构成。此外，图8A的信号传输电路的延迟时间Td小于在LSI电路中确定为关键路径的信号传输电路的延迟时间Td。

图8B是表示与图8A的信号传输电路相对应的电路布局图。而且，图8B的电路布局图由2个触发器电路图95、4个反相器的电路图96以及虚设电路图97构成。电路图95、96及虚设电路图97由如下构成，即，构成MOS晶体管的场效应区图案104；构成MOS晶体管的栅极图案105；确定形成P型MOS晶体管的N沟区的沟图案103；以及表示布线的布线图案102，该布线连接MOS晶体管之间或者向MOS晶体管提供电源。虚设电路图97是一种通过改变布线图案102的形状而能够改变成两个反相器电路图96的电路图。此外，虚设电路图97在图8B中能够改变两个反相器电路图96，但是当然也可以通过能够改变多个反相器电路图96的方式形成。

图8C是表示进行修改之后的信号传输电路的图。而且，图8C的信号传输电路与图8A的信号传输电路相同，但其不同点在于，在反相器电路91的个数上多2个。而且，通过2个反相器电路91的作用，图8C的信号传输电路的延迟时间Td与确定为关键路径的信号传输电路的延迟时间Td相同。

图8D是表示相对图8C的信号传输电路的电路布局的图。还有，图8D的电路布局与图8B的电路布局相同，但其不同点在于，通过改变虚设电路图97的布线图案102的形状，改变为2个反相器电路图96。此外，在上述中，形成了2个反相器电路图96，但是可以改变虚设电路图97的布线图案102的一部分，并仅仅停留在形成1个反相器电路图96。

图9A至图9D是表示信号传输电路的图，通过附加电容或者电阻，使信号传输电路修改成能够延长延迟时间Td。

图9A是表示通过附加电容来延长延迟时间Td的信号传输电路的图。而且，图9A的信号传输电路与图8A的信号传输电路相同，但其不同点在于，在高电平电源(Vcc)和信号传输电路的信号线之间附加了电容92，以及在低电平电源(Vss：接地电源)和信号传输电路的信号线之间附加了电容93。而且，通过电容92及电容93的作用，图9A的信号传输电路的延迟时间Td与确定为关键路径的信号传输电路的延迟时间Td相同。

图9B是表示对应图9A的信号传输电路的电路布局的图。而且，图9A的电路布局与图8B的电路布局相同，但其不同点在于，代替虚设电路图97而配置了与电容92对应的电容图案99及与电容93对应的电容图案100。在此，电容图案99及电容图案100由场效应区图案104及栅极图案105构成。此外，在图9B中，电容图案99及电容图案100的场效应区图案104或者栅极图案105分别由一个图案来形成，但是也可以由多个被分开的图案来形成。

图9C是表示通过附加电阻来延长了延迟时间Td的信号传输电路的图。而且，图9C的信号传输电路与图8A的信号传输电路相同，但其不同点在于，在信号传输电路的信号线上，与反相器91串联地附加了电阻94。而且，通过电阻94的作用，图9C的信号传输电路的延迟时间Td与确定为关键路径的信号传输电路的延迟时间Td相同。

图9D是表示相对图9B的信号传输电路的电路布局的图。而且，图9D的电路布局与图8B的电路布局相同，但其不同点在于，代替虚设电路图97而配置了与电阻94对应的电阻图案101。在此，电阻图案101由栅极图案105构成。此外，电阻图案101可以由多个被分开的图案来形成。而且，通过不使用上述被分开的图案中的一部分，以此能够调节电阻值。

图10A及图10B是表示通过使用驱动能力小的反相器来能够延长延迟时间Td的信号传输电路的图。

图10A是表示通过使用驱动能力小的反相器106来能够延长延迟时间Td的信号传输电路的图。而且，图10A的信号电路与图8A的信号传输电路相同，但其不同点在于，在构成延迟元件的反相器91内，将最初的部分置换为驱动能力小的反相器106。而且，通过驱动能力小的反相器106所起的作用，图10A的信号传输电路的延迟时间Td与确定为关键路径的信号传输电路的延迟时间Td相同。

图10B表示延迟元件的一部分由驱动能力小的反相器106构成的电路。而且，图10B表示驱动能力小的反相器106和反相器91串联连接的情形。在此，反相器91例如场效应区图案宽度104的宽度为2.0μm，且由P型MOS晶体管和N型MOS晶体管构成。而且，驱动能力小的反相器106，例如由场效应区图案104的宽度为0.5μm的P型MOS晶体管和场效应区图案104的宽度为0.2μm的N型MOS晶体管构成。此外，因为驱动能力小的反相器106驱动信号的能力小，所以大致一个驱动能力小的反相器106的延迟时间长。

第二实施例的信号传输电路的特征在于，包括：输出侧的触发器，其将输出信号从输出端子输出；接收侧的触发器，其用输入端子接收该触发器的信号并用时钟信号来锁存；延迟元件，其位于输出侧触发器和接收侧触发器之间，并且使信号传输电路的延迟时间Td与确定为关键路径的信号传输电路的延迟时间Td相同。

从而，第二实施例的信号传输电路具有降低软错误率且不引起LSI电路整体的性能的下降的效果。这是因为，第二实施例的信号传输电路的延迟时间Td与确定为关键路径的信号传输电路的延迟时间Td相同，因此在由α线等所发生的噪声引起输出侧触发器的输出信号的逻辑发生翻转的情况下，该逻辑翻转信号到达接收侧触发器的可能性低的原因。另一方面，第二实施例的信号传输电路的延迟时间Td不超过确定为关键路径的信号传输电路的延迟时间Td，因此不减弱LSI电路整体的性能。

(第三实施例)

第三实施例为，在因α线等而产生噪声的情况下，将信号传输电路中的触发器的主触发电路修改为所保持的信号的逻辑翻转率低的电路的例子。而且，利用图11来说明第三实施例。

图11是表示具有主触发器的第三实施例的信号传输电路的触发器的电路的图，该主触发器所保持的信号的逻辑翻转率低。而且，图11示出了，时钟信号110、输入信号111、反相器112、传输晶体管113、高电压电源(Vcc)114、P型晶体管115、116、低电压电源(Vss)117、N型晶体管118、119、反相器120、121、传输门晶体管122、反相器123、124以及输出信号125。

反相器120及反相器121构成主触发器。反相器123及反相器124构成从触发器。当传输门113导通时，主触发器接收输入信号111。当传输晶体管122导通时，来自主触发器的信号传送至从触发器。反相器123的输出成为输出信号125。

P型晶体管115及N型晶体管108只有在时钟信号110的逻辑为“H”时才导通，并向P型晶体管116及N型晶体管119提供电源(Vcc及Vss)。而且，在反相器121和传输晶体管122之间的关键路径所保持的信号的逻辑为“L”时，P型晶体管116导通。还有，在反相器121和传输晶体管122之间的关键路径所保持的信号的逻辑为“H”时，N型晶体管119导通。

因此，在时钟信号110的逻辑为“H”的情况下，传输晶体管113截止时，通过P型晶体管115和116或者N型晶体管118和119从电源(Vcc及Vss)提供与在传输门113和反相器111之间的关键路径所保持的信号的逻辑相同的电位。在时钟信号110的逻辑为“L”的情况下，当传输晶体管113导通时，P型晶体管115及N型晶体管118截止。若这样，在接收输入信号111时，P型晶体管115和116及N型晶体管118和119不提供电位，因此不存在这些晶体管因为接收输入信号111而发生障碍。因此，具有图11结构的触发器的输出信号的延迟时间与未附加P型晶体管115和116及N型晶体管118和119的触发器的延迟时间相同。

即，第三实施例的信号传输电路的触发器包括，主触发器、从触发器、连接主触发器的关键节点和电源的串联连接的2个P型晶体管、连接主触发器的关键节点和电源的串联连接的2个N型晶体管。而且，当主触发器保持信号时，2个P型晶体管及2个N型晶体管根据主触发器的关键节点所保持的信号逻辑，提供与信号逻辑同电位的电位。而且，在主触发器接收信号时，2个P型晶体管及2个N型晶体管停止向关键节点提供电位。

根据第三实施例的信号传输电路，信号传输电路的触发器进行如上所述的动作，因此即使在因α线等而产生噪声的情况下，当时钟信号的逻辑为“H”时，输出信号的翻转概率降低。另一方面，保持直到信号传输电路的触发器的信号输出为止的延迟时间。从而，具有降低LSI整体电路的软错误率的效果。

(第四实施例)

第四实施例是关于用于实施第一实施例的提高抗软错误能力的半导体器件的设计方法的CAD装置。而且，利用图12来说明第四实施例。

图12是用于说明第四实施例的CAD装置的结构的图。而且，图12示出了，CAD装置130、电路设计数据131、已修改的电路设计数据132、输入输出单元133、关键路径的检测单元134a、求出信号延迟时间的单元134b、检测最长的信号延迟时间的单元134c、求出输出翻转率的单元134d、软错误率的计算单元135、判断软错误率是否在规定值以下的单元136、以及改变信号传输电路使软错误率下降的单元137。

CAD装置130通过输入输出单元132读入LSI的电路设计数据131。而且，CAD装置130利用关键路径的检测单元134a来进行用图2A、图2B及图2C所说明的关键路径的检测，并且利用软错误率的计算装置135来进行用图3A至图3C以及图4A至图4B所说明的软错误率的计算。CAD装置130将上述软错误率与预先规定的软错误率进行比较，并利用单元136判断是否达到预定的软错误率，即，判断软错误率是否在规定值以下。此外，在关键路径的检测单元134a中，利用求信号延迟时间的单元134b来求出信号延迟时间，并通过检测最长的信号延迟时间的单元134c来求出最长的信号延迟时间，利用求出输出翻转率的单元134d求出输出翻转率。其结果，当LSI电路的软错误率未达到预先规定的软错误率时，如图5A至图5C、图7C、图8A至图8D、图9A至图9D、图10A至图10B或者图11等所示，修改信号传输电路的设计数据，使信号传输电路成为延迟信号延迟时间的信号传输电路的结构，或者降低信号传输电路的触发器的输出信号的逻辑翻转率的信号传输电路的结构。而且，CAD装置130利用输入输出单元输出已修改的电路设计数据。

根据第四实施例，由于CAD装置进行如上所述的动作，所以能够实施第一实施例的提高抗软错误能力的半导体器件的设计方法。而且，如果基于从CAD装置输出的已修改的电路设计数据，来制造LSI电路，则能够制造高抗软错误能力的LSI电路。

工业中的利用可行性

根据本发明的CAD装置，实现不降低LSI电路整体的性能的LSI电路的设计方法。另一方面，通过修改信号传输时间、输出翻转率来提高信号传输电路的抗软错误能力，因此作为LSI电路整体，能够提供CAD装置，该CAD装置实现提高抗软错误能力的LSI电路的设计方法。

根据本发明的信号传输电路，通过将信号传输电路的触发电路之间的信号延迟时间与使用在关键路径的信号传输电路的信号延迟时间对准，并将时间延长至因放射线产生的来自触发电路的翻转信号被输出为止，因此抗软错误能力增强，另一方面，LSI整体性能被关键路径支配的状况不发生改变，从而能够提供不降低LSI电路整体性能的信号传输电路。

根据本发明的其它信号传输电路，通过仅仅在信号传输电路的触发电路的主触发器部分附加电容，由于触发电路的输出发生翻转的概率减少，因此抗软错误能力增强，另一方面，所附加的电容少，从而能够提供LSI整体性能降低小的信号传输电路。

根据本发明的半导体器件，由于半导体电路包括上述信号传输电路，所以抗软错误能力增强，另一方面，能够提供LSI整体性能的下降小的半导体器件。

Claims (3)

1.一种信号传输电路，其特征在于，具有：

第一触发电路；

第二触发电路；

延迟元件，其配置在所述第一触发电路的输出端子和所述第二触发电路的输入端子之间，以使其延迟时间与在LSI电路中确定为关键路径的信号传输电路的延迟时间相等的方式，延迟来自所述输出端子的信号并传输到所述输入端子。

2.一种信号传输电路，其特征在于，具有：

第一触发电路，其具有主触发器及从触发器，并在主触发器的关键节点上附加有电容；

第二触发电路；

延迟元件，其配置在所述第一触发电路的输出端子和所述第二触发电路的输入端子之间，用于延迟来自所述输出端子的信号并传输到所述输入端子。

3.一种半导体电路器件，其特征在于，具有权利要求1或权利要求2所述的信号传输电路。

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