CN101888715A - 具有usb通信和自定位功能的无线电基站及通信方法 - Google Patents

Abstract

本发明提供的是一种具有USB通信和自定位功能的无线电基站及通信方法。基站组成包括数字信号处理器(1)、可编程逻辑器件(2)、直接序列扩频电台(3)、GPS接收机(4)、USB接口(6)，基站通过USB接口(6)与主控计算机(5)相连，可编程逻辑器件(2)和数字信号处理器(1)相连，直接序列扩频电台(3)和可编程逻辑器件(2)相连，GPS接收机(4)和可编程逻辑器件(2)相连。本发明用于水声浮标测量系统，PC机通过USB接口与基站进行通信，实时回传测量数据，对浮标进行参数设置，并且实现自定位功能。

Description

具有USB通信和自定位功能的无线电基站及通信方法

技术领域

本发明涉及无线电通信技术，水声浮标测量技术，具体涉及水声浮标测量系统中的船载分系统。

背景技术

水声浮标测量系统主要由海面浮标分系统和船载分系统两部分组成。海面浮标分系统负责水下目标信号的采集和处理；船载分系统负责水下目标运动轨迹的解算和显示。海面浮标分系统和船载分系统之间利用无线电通信进行数据交换。船载分系统包括无线电基站和显控计算机。

无线电基站需要完成与浮标间无线电通信、与显控计算机间数据通信，以及自身的GPS定位。显控计算机负责监控整个系统的工作状态、根据基站上传的各种数据信息来解算和显示目标的运动轨迹并将试验数据以文件形式保存。无线电通信链路通畅是系统正常工作的重要条件之一。一旦无线电通信中断，浮标分系统的测量数据无法上传到显控计算机，也就无法解算和显示目标的运动轨迹，同时也无法监控浮标分系统。

无线电基站是水声浮标测量系统的关键设备之一，稳定可靠的无线电基站是整个系统正常工作的保证。

相关文献主要有：

文献1.专利申请号200580034463.9通信控制方法、无线电通信系统、基站和移动站；

文献2.专利申请号200580031494.9通信控制方法、移动通信系统、基站和无线电网络控制器；

文献3.专利申请号200310123903.0基站、通信系统和基站控制装置；

文献4.专利申请号200710180282.8通信系统、基站及移动站；

文献5.专利申请号200710107940.0无线电基站系统；

文献6.专利申请号94107860.4无线电通信装置；

文献7.专利申请号200810167479.2无线电中继站和无线电终端；

文献8.专利申请号200710078845.2一种基站；

文献9.专利申请号200710100709.9一种下行数据传输方法、系统及基站；

文献10.专利申请号200580039638.5移动通信系统、移动台及无线基站；

文献11.专利申请号200710108976.0中继站、基站以及通信系统；

文献12.Patent No：US2010080194(A1)RADIO BASE STATION AND MOBILESTATION；

文献13.Patent No：US2010081446(A1)Wireless Base Station and Mobile Station。

文献1发明了一种通信控制方法、无线电通信系统、基站和移动站，在执行HARQ(混合自动重发控制)的无线电通信系统中，当移动站接收到ACK时，它使它的HARQ过程状态返回自由状态。

文献2发明了一种通信控制方法、移动通信系统、基站和无线电网络控制器，当基站向无线电网络控制器递交针对用作相位参考的S-CPICH的请求时，根据来自基站的请求，在无线电网络控制器中设置S-CPICH，并将所设置的S-CPICH报告给基站和移动站。

文献3提供一种移动通信系统，在基站无空闲通话信道或话务量为某一定程度以上时，利用邻近基站存在的空闲通话信道，谋求减小整个系统的呼损率，同时移动台不介入无空闲通话信道的基站，能在短时间内可靠地连接有空闲通话信道的基站。

文献4发明了一种通信系统、基站及移动站。移动站的各周期的值经选择未能0，1，以外的值为互相不成倍数关系的数，且为质数的多组，以所选择的周期进行各移动站的发送。

文献5提供一种无线电基站系统，包括用于执行基带信号处理的处理设备和通过CPRI连接到处理设备的用于执行RF信号处理的无线电设备。

文献6提供了一种无线电通信装置在基站与各终端之间通信，当基站向一个终端发送呼叫终端消息时，将仅对呼叫终接的终端有用的识别消息插到指配该终端的一个时隙的头标内并发送出去。

文献7发明了一种无线电中继站和无线电终端。控制接收处理，使得可从第一无线电单元接受无线电信号的第一接收周期，和可使用与用于从第一无线电单元接收无线电信号的频率不同的频率从第一无线电单元接收无线电信号的第二接受周期至少部分交叠。

文献8发明了一种基站，发明的目的是要在基站使用定向射束发射专用信道时改进信道评估的准确度并且增加下行链路容量。

文献9发明一种下行数据传输方法、系统及基站，公开了一种通信领域中下行数据传输的方法、系统及基站。

文献10发明一种信道分配方法，连接无线接入网络与IP网络并提供声音通信及非声音通信的IP多媒体子系统中的信道分配方法。

文献11发明了一种中继站、基站以及通信系统，该中继站可操作地从基站接收用于控制移动站的发送操作的第一信号，并且可操作地接收所述移动站根据所述第一信号发送的第二信号。

文献12公开了获得一种基站和移动站之间信号传输周期的方法，该周期与无线电环境有关。

文献13发明了一种无线电基站，无线电基站的存储器存储了多元化计时模式，将时间资源分配给各个移动站。

综上所述，未见具有USB通信和自定位功能无线电基站的相关报道。

发明内容

本发明的目的在于提供一种稳定可靠的具有USB通信和自定位功能的无线电基站。

本发明的目的是这样实现的：

本发明的具有USB通信和自定位功能的无线电基站的组成包括数字信号处理器DSP1、可编程逻辑器件FPGA2、直接序列扩频电台DSSS3、GPS接收机4、USB接口6，基站通过USB接口6与主控计算机5相连，可编程逻辑器件FPGA2和数字信号处理器DSP1相连，直接序列扩频电台DSSS3和可编程逻辑器件FPGA2相连，GPS接收机4和可编程逻辑器件FPGA2相连。

所述USB接口6芯片是数字信号处理器DSP1自带的USB模块，通过USB固件程序将应用程序操作方式和硬件紧密相连。

可编程逻辑器件FPGA2的接口逻辑包括可编程逻辑器件FPGA2与数字信号处理器DSP1间的接口，可编程逻辑器件FPGA2与直接序列扩频电台DSSS3间的接口，可编程逻辑器件FPGA2与GPS接收机4间的接口。

可编程逻辑器件FPGA2与数字信号处理器DSP1间的接口功能是数字信号处理器DSP1将可编程逻辑器件FPGA2作为一个外设，主要的接口线包括数字信号处理器DSP1的数据线9，地址线7以及必要的控制线8。

可编程逻辑器件FPGA2与直接序列扩频电台DSSS3间接口主要包括：直接序列扩频电台基带处理器3824A的控制接口14、直接序列扩频电台频率综合器3524A的控制接口15、直接序列扩频电台的数据接收接口12、直接序列扩频电台DSSS发送接口13。基带处理器3824A主要控制无线电通信的码片速率，调制方式等。频率综合器主要确定电台的工作频率。

可编程逻辑器件FPGA2与GPS接收机4间接口主要包括GPS数据发送接口10和GPS数据接收接口11。

数字信号处理器DSP1中嵌有具有如下特征的软件：在上电复位19后，首先进行CSL库初始化20，CSL库初始化后就要对D使用到的片内外设进行初始化21，包括时钟信号发生器、定时器、DMA控制器、多通道缓冲串口McBSP、外部存储器接口EMIF和USB模块，在对外设初始化后需要进行直接序列扩频通信电台和GPS接收机初始化22，所有初始化工作完成后，DSP软件就不断查询是否接收到来自主控计算机5的控制命令23，一旦接收到控制命令就执行相应的控制命令程序24，执行完后继续查询是否接收到新的控制命令。

数字信号处理器上电复位后先初始化CSL库20，CSL库初始化后对数字信号处理器所有使用到的片内外设进行初始化21，包括时钟信号发生器、定时器、DMA控制器、多通道缓冲串口McBSP、外部存储器接口EMIF和USB接口，数字信号处理器初始化后对扩频通信电台和GPS接收机进行必要的初始化设置22，所有初始化工作完成后，数字信号处理器就在等待中断，根据中断向量表进入相应中断服务程序23。

中断服务程序有三种：接收PC机命令中断26，接收GPS数据中断25，接收无线电数据中断24。

当可编程成逻辑器件FPGA2接收到一个字节的GPS数据就向数字信号处理器DSP1发出一个中断信号，通知数字信号处理器DSP1读取最新接收到的一个字节数据，数字信号处理器DSP1中断服务程序根据GPS消息数据结构来判断数据接收是否正确，详细程序流程图参见图12。

当可编程成逻辑器件FPGA2正确检测到数据帧头和基站地址后，每接收一个字就向数字信号处理器DSP1触发一次中断信号，通知数字信号处理器DSP1来读取新数据，数字信号处理器DSP1根据数据结构来提取相应数据，详细程序流程图参见图13。

数字信号处理器DSP1通过USB6接收到PC机命令，根据数据结构提取命令类型，并执行相应命令子程序。

本发明技术方案包括两个部分：硬件设计和软件设计。无线电基站硬件平台是以DSP和FPGA为核心的数字通信控制系统，其主要外部扩展设备包括直接序列扩频通信OEM电台和GPS OEM接收机。DSP作为无线电基站的主控制器，负责协调基站各部分的工作。FPGA作为DSP的协处理器，负责对GPS接收机和直接序列扩频通信OEM电台等外部设备的管理。GPS接收机为基站提供位置信息和时间信息。直接序列扩频通信OEM电台实现基站和浮标之间的无线电数据交换。无线电基站的软件设计包括了FPGA软件设计和DSP软件设计。DSP软件是基站的上层控制程序，FPGA软件是对底层硬件的逻辑控制程序，DSP软件和FPGA软件相互配合，共同完成无线电基站的软件功能。

本发明的有益效果：PC机通过USB接口与基站进行通信，实时回传测量数据，对浮标进行参数设置，并且实现自定位功能。

附图说明

图1是用户、软件和硬件关系；

图2是基站硬件结构框图；

图3是FPGA主要接口框图；

图4是FPGA功能结构模块框图；

图5是GPS OEM接收机发送逻辑时序图；

图6是GPS OEM接收机接收逻辑时序图；

图7(a)是直接序列扩频OEM电台基带处理器3824A控制逻辑写时序图；

图7(b)是直接序列扩频OEM电台基带处理器3824A控制逻辑读时序图；

图8是直接序列扩频OEM电台频率综合器3524控制逻辑时序图；

图9是直接序列扩频OEM电台无线数据发射逻辑时序图；

图10是直接序列扩频OEM电台同步接收逻辑时序图；

图11是DSP软件程序流程图；

图12是GPS数据接收程序流程图；

图13是无线电通信数据接收程序流程图；

图14是接收PC机命令程序流程图；

图15是实时数据回传程序流程图；

图16是USB固件程序流程图。

具体实施方式

下面结合附图举例对本发明做更详细地描述：

图1是用户、软件和硬件关系。基站是以DSP和FPGA为核心，集成了无线扩频通信电台和GPS接收机的数字通信控制系统，所以基站的软件设计主要集中在FPGA和DSP软件设计上。DSP软件是基站的上层控制程序，FPGA软件是对底层硬件的逻辑控制程序，DSP软件和FPGA软件相互配合，共同完成无线电基站的软件功能。从图1中可以看出显控计算机用户、软件、硬件之间层次非常清晰。DSP程序为显控计算机用户提供服务支持，显控计算机用户的任何操作都只和DSP软件有关，与FPGA软件和底层硬件没有关系。同样，FPGA程序为DSP程序提供服务支持，当DSP程序需要对扩频通信电台和GPS接收机进行操作时，只需要使用FPGA程序提供的服务就行了，无需关心底层硬件。真正与扩频通信电台和GPS接收机有直接联系的是FPGA软件，FPGA软件一方面保持与DSP软件间的良好接口，另一方面就是管理和控制扩频通信电台和GPS接收机。这种层次性很强的结构便于我们对各层进行管理和维护，并尽量减少对其他层的影响。

图2是系统硬件结构框图。系统硬件结构包括通信DSP板(主要是DSP和FPGA)，直接序列扩频通信模块，GPS模块等几部分。基站通过USB口与主控计算机之间进行数据交换，它是主控计算机与浮标分系统之间通信的必经之路并且向主控计算机提供基站分系统的GPS定位信息。DSP只要完成与主控计算机和FPGA之间地数据通信；并对数据进行处理。FPGA主要完成数据的串并-并串转换和系统要求的接口逻辑；DGPS模块主要提供基站的GPS定位信息；直接序列扩频通信模块主要完成综合处理机和浮标分系统之间的数据通信。

从图3中可以看出，FPGA要实现的接口逻辑包括FPGA与DSP间的接口，FPGA与直接序列扩频电台间的接口，FPGA与GPS间的接口以及FPGA与计算机间的接口。FPGA与DSP间的接口功能是对DSP将FPGA作为一个外设访问的时候作出相应的响应，主要的接口线就是DSP的数据线，地址线以及必要的控制线。FPGA与直接序列扩频电台间接口的主要功能是对直接序列扩频电台发送口，接收口和控制口的访问。直接序列扩频电台有它自己专用的通信协议和控制接口。直接序列扩频电台的通信协议相对比较简单，主要就是把并行数据转换成串行数据。然而直接序列扩频电台的控制却很复杂，需要DSP和FPGA共同来完成。直接序列扩频电台的控制主要分成两部分：一部分是3824A的控制，主要是控制无线电通信的码片速率，调制方式等等；另一部分是3524A的控制，这一部分主要是确定电台的工作频率。FPGA与GPS接收机间的接口是标准的RS232异步串口，用于发送命令和接收对命令的执行结果。FPGA与PC机的接口主要完成FPGA向PC机的标志数据发送，通知计算机可以通过USB接口从DSP读取数据了，这也是个标准的RS232异步串口。

图4是FPGA功能结构模块框图。FPGA内部逻辑设计采用模块化设计，各个模块之间相互独立，这样做的好处是系统的维护非常方便，增减系统的功能是只需要方使地加入或删除相应的模块即可，而不会影响到其它的模块。FPGA的所有功能模块经过I/O地址，系统状态寄存器和系统控制寄存器封装成一个整体。应用程序只要通过I/O接口，系统状态寄存器和系统控制寄存器就可以控制整个FPGA以及外设的运行或了解它们的运行状态。

图5是GPS OEM接收机发送逻辑时序图。

C55ADDR[3...0]、C55_AWE、C55_CE：用于地址译码。

tclk：发送时钟，频率等于数据传输的波特率。

C55_DATA[7...0]：8位并行的数据线。

EN：状态指示，EN＝1，该模块正在发送数据，EN＝0，数据发送完成。

txdout：串行数据输出。

异步发送是将并行数据按照RS232传输协议将并行数据转化成串行数据。异步发送采用一级缓存查询发送的方式工作，所谓一级缓存即是异步发送只能在一个字节发送完了以后才能写入另一个字节，否则第一个字节不能完全发送出去。由于异步发送给出了一个标志位EN到系统状态寄存器，应用程序可以通过查询该状态来发送数据。数据的发送格式为1个起始位，8个数据位，一个停止位，无奇偶较验位。

图6是GPS OEM接收机接收逻辑时序图。

rclk：模块输入时钟，频率为76800Hz，FPGA对该时钟进行八分频得到异步串口需要的9600Hz的接收时钟。

rxd：模块异步串口数据输入口，数据接收速率为9600bps。

int：DGPS异步接受中断信号，该信号送至DSP的INT3引脚，通知DSP可以读取一个字节的DGPS数据。

data[7...0]：DSP的低8位并行数据线。

该模块只能接收数据格式为一个起始位，8个数据位，一个停止位的RS232串行数据。GPS接收模块对数据起始位作四次低电平检测，只有连续四个rclk时钟周期rxd保持为低电平状态才认为接收到一个字节的起始位。同时也对数据的停止位也作一次检查，只有停止位正确时才认为接收到了一个字节的数据，并给出中断信号。GPS接收模块采用双缓存接收的方式。在数据连续的情况下，在给出中断信号后的一个字节的接收时间范围内如果该字节没有被应用程序读取，则第二级缓存里的数据自动被新的数据覆盖。

图7是基带处理器3824A控制逻辑写时序和读时序图。

main_clk：10MHz时钟。

C55_Adr[3..0]，C55_CE0，C55_W：这些输入信号用于地址译码。

C55_Data[15..0]：数据输入总线。

rec_reg[7..0]：寄存器输出，用于存放从3824A中读出来的数据。

trclk：串行时钟，连接到3824A的时钟输入端，其频率为10MHz。

AS：地址选通信号，连接到3824A的地址选通端。

RW：读写控制信号，连接到3824A的读写控制信号端。

CS：片选信号，连接到3824A的片选信号端。

txd：数据信号，连接到3824A的数据信号端。

直接序列扩频电台的所有基带处理参数都是通过修改3824A内部寄存器的值米实现的。为了让外部程序能够监控DSSS基带处理器的工作状态或信号的状态，DSSS内部寄存器的值又是可读的。这就要求3824A控制接口有两种工作模式，写模式和读模式。3824A采用串行数据输入的方式工作，写入3824A的数据分为两部分，一部分是要写入的寄存器的地址，用8bit来表示，另外一部分是要向该寄存器写入的数据，也是8bit，因此对3824A的写操作要写入16bit数据。对于读操作，也要写入需要读出的寄存器的8bit地址，随后3824A就将所指定的寄存器的值串行地送到数据线上。为了能够区分数据线上的数据是地址数据还是要写入寄存器的控制数据，3824A提供了三根控制线来区分。它们分别是片选信号读写控制信号和地址选通信号AS。读写控制信号用于区分本次操作是读3824A寄存器或写3824A寄存器；地址选通信号主要用于区分数据线上的地址和数据。由于3824A内部寄存器的地址是以4为公差的等差数列，因此8bit地址数据中的最后两位是无效的。在逻辑设计时可以利用这两位来区分对3824A内部寄存器的读写操作，当地址数据的最后两位是00时，认为这是一个写操作，当地址数据的最后两位是01时，认为这是一个读操作。因此对于写逻辑而言，只要将要写入的寄存器地址和要写入的控制字按照地址在前，控制字在后的方式组合成一个字写入相应的端口就可以了。3824A控制逻辑典型的写时序如图7(a)所示。信号为低时表示向3824A写入数据；

为低期间3824A接收数据；信号AS前半段为高表示数据线上的数据为地址数据，后半段为低表示数据线上的数据为控制数据。

读取3824A的寄存器时，需要向DSSS写入需要读取的寄存器的地址，同时需要向3824A控制逻辑说明这是一个读操作，这一点是通过把寄存器的地址数据的最低位置成1来实现的。因此，应用程序在进行读操作时只需将寄存器的地址加一放在一个字的高8位，低8位任意发送出去就可以了。3824A控制逻辑会自动将需要读取的寄存器的内容取出来放入输出寄存器rec_reg中。实验证明在连续两次读操作之间需要等待较长时间，建议等待时间为40us，否则读出的数据将是不可靠的。同写操作一样，3824A控制逻辑也将片选信号CS作为一个状态信号送到系统状态寄存器中，应用程序可以查询该状态来确定程序流程。3824A控制逻辑的一个典型读操作时序如图7(b)所示。3824A控制逻辑在送完地址信号后就将读写控制信号RW置高，同时将3824A在数据线上的数据锁存到输出寄存器rec_reg中。

图8是频率综合器3524控制逻辑写时序图。

main_clk：主时钟输入，频率为10MHz。

C55_Adr[3...0]，C55_CE0，C55_W：用于地址译码。

C55_Data[15..0]：数据输入总线。

trclk_3524：3524A的串行移位时钟输出，将串行总线txd_3524上的数据移入3524A内部指定的寄存器。

LE：该输出信号连接到3524A的片选信号输入上。

txd_3524：该输出信号连接到3524A的数据输入管脚上。

对3524的设置决定了直接序列扩频电台的射频和中频工作频率。3524对控制接口的输入时序要求很严格，因此主要采用了状态机的方法来实现3524的控制逻辑。3524串行输入时钟trclk_3524的频率为5MHz，它严格与主时钟main_clk(10MHz)的上升沿同步，这样就能很严格的控制时序。3524A的控制字的长度为22bit，而DSP的数据总线宽度是16位，因此对于3524A的每一个控制字，应用程序必须进行两次写操作才能写入一个完整的控制字。这里把一个控制字拆成低12bit和高10bit两部分，利用DSP数据线的高4位来区分控制字的这两部分。如果D[15..12]＝0，则D[11..0]为控制字的低12bit，D[15..12]＝1，则D[9..0]为控制字的低10bit，D[11..10]无效。在写入的次序上，应当先写控制字的低12位再写控制字的高10位。对于应用程序而言，仍然采用查询的方式向3524A写入控制字。信号LE作为一个状态被送到系统状态寄存器，应用程序可以通过查询此位的状态来向3524A写入控制字。为了保证控制字能够准确地写入3524A，在两个控制字之间要有一定的时间间隔，建议这一等待时间长度为10μs。

图9是直接序列扩频电台无线数据发射逻辑时序图。

C55_Adr[3..0]，C55_CE0，C55_W：这些输出信号用于地址译码。

C55_Data[15..0]：数据输入总线。

tx_clk：发时钟时钟，上升沿触发。

main_clk2：10MHz时钟。

Clk_40M：40MHz时钟。

tx_en：发射使能信号，低电平有效。

txd：数据输出。

利用FPGA自带的RAM作为DSSS的发射缓冲区。为了能够严格地控制RAM的读写控制信号的时序，假定应用程序在进行I/O操作后的等待时间为50ns，这样利用DSP的AWE信号和40M时钟产生一个从AWE信号的下降沿开始的12ns宽的脉冲用作异步RAM的读写控制信号，这样就保证了写入RAM的数据的准确性。由于把电台设置成了自动产生无线通信头(PREAMBLE-HEADER)的方式，因此在发射通信数据之前先发射了208bit(即13个字)的0，给电台产生的通信头留出足够的位置，随后就发射想要发射的通信数据。在一帧数据发射完成之后，电台同步发送逻辑具有自动复位功能，计数器归零，为接收下一帧发射数据作好准备。需要说明的是，所有的通信数据都是从RAM地址的低端开始往上存储的，发射的时候从地址0XF3H开始发射，利用8位计数器计到0XFFH自动翻转到0来实现通信头和通信数据的发射。因此，每一帧通信数据的长度不能超过243个字(RAM的深度是256)，这是在开发应用程序的时候是需要特别注意的。另外，I/O只适用于向RAM写入需要发射的通信数据，在写完数据之后需要向I/O端口8写入0才能够把数据经电台发射出去。信号TX EN也作为一个状态信号送到系统的状态寄存器里去了，在系统状态寄存器的最低位，应用程序可以在需要的时候查询该状态。应用程序发射通信数据很简单，只需一次性地将需要发射的数据(该数据包的长度不能超过243个字，否则应分两次发射)通过I/O端口写入发射缓冲区，然后启动发射即可。

图10是直接序列扩频电台无线电数据接收逻辑框图。

RS：系统复位信号，高电平有效。

MAIN_CLK：通信主板的主时钟输入，10MHz。

RXCLK：DSSS输出的接收时钟，频率由DSSS初始化时确定。

MD_RDY：DSSS接受状态指示，MD_RDY为高电平时，DSSS正在接收通信数据，否则DSSS未检测到有效的通信信号。

RXD：DSSS接收到的通信数据的输出。

PH_ADR[5..0]：本节点的物理地址，由通信主板上的拨码开关确定。

DATA_OUT[15..0]：SYN_REC将DSSS输出的RXD转换成的并行输出。

SYN_RINT：SYN_REC输出给DSP芯片的中断信号，每接收完一个字给出一个中断信号，该信号低电平有效。

由于系统是组成一个网络进行通信，采用的通信体制是时分多址方式，而且DSSS本身并不支持地址匹配，因此当基站向某一个浮标发射信号时，可能有多个浮标同时收到信号并且把接收到的数据上传给DSP处理。为了避免这种现象，我们在FPGA内的DSSS无线通信数据接收控制逻辑中考虑进行地址匹配，也就是说只有DSSS送出来的数据的目的地址与本节点的物理地址一致时才将该帧数据上传给主处理器处理。虽然只用了6bit数据来表征节点的地址，但是FPGA在进行地址检测的时候是检测16位地址，高10位作0处理。此外，还增加了一个通信数据的帧头，所以实际上DSSS同步接收逻辑在检测是否接收到一帧数的时候是检测32位的数据，这样有助于减小不相干数据的干扰。

在对接收到的通信数据的处理上，DSSS同步接收逻辑仍然采用了双缓存加中断接收的方式来接收通信数据。在DSSS连续传输的模式下，应用程序必须在DSSS发射一个字的时间间隔范围内将第二级缓存里的数据读走，否则就将被新的数据覆盖。

图11是系统DSP软件工作流程图。

在软件设计过程中，使用了芯片支持库CSL(Chip Support Library)，所以上电复位后需要先初始化CSL库，之后才能使用CSL库函数。初始化CSL库可以直接调用函数CSL_init()完成。CSL库初始化后就要对DSP所有使用到的片内外设进行初始化，包括时钟信号发生器、定时器、DMA控制器、多通道缓冲串口McBSP、外部存储器接口EMIF和USB模块。DSP初始化后需要对扩频通信电台和GPS接收机进行必要的初始化设置以满足我们的要求。所有初始化工作完成后，数字信号处理器就在等待中断，根据中断向量表进入相应中断服务程序。

图12是GPS数据接收DSP程序流程图。

当模块接收到一个字节的GPS数据就向DSP发出一个中断信号，通知DSP可以读取最新接收到的一个字节数据。DSP中断服务程序需要根据GPS消息数据结构米判断数据接收是否正确。GPS数据接收过程可以分成下面几个阶段：

(1)首先判断是否接收到SOH。如果接收到SOH，就进入接收判断ID原码和ID反码的阶段，否则继续判断是否接收到SOH。

(2)如果接收到ID原码和ID反码确实满足二者互反，就认为ID原码ID反码接收正确，并进入接收数据长度的阶段，否则退回到接收判断SOH阶段。

(3)如果前面的接收判断没有错误，那么直接将本阶段接收到的数据认为是数据长度，并进入数据段接收阶段。

(4)当接收到的数据个数等于前一阶段接收到的数据长度时，进入接收校验和阶段，否则继续接收数据。

(5)计算前面接收到数据的校验和，并与本阶段接收的数据校验和进行比较。如果二者相等，说明数据接收正确，否则数据接收有误，应该丢弃。不管数据接收是否正确，都将进入接收判断SOH阶段。

图13是无线电通信数据接收DSP程序流程图。

当接收模块正确检测到数据帧头和基站地址后，每接收一个字就向DSP触发一次中断信号，通知DSP来读取新数据。与GPS数据接收相似，无线电数据的读取、判断和存储也是在中断服务程序中完成的。整个数据接收过程也分成5个阶段。

(1)接收浮标地址。我们为浮标分配的地址是02H～06H，如果接收到的数据处在浮标地址的范围之内就进入下一阶段的数据接收。否则继续判断和接收浮标地址，直到正确为止。

(2)接收控制命令号(#ID)和命令号反码(#IDC)。如果接收到的这个字高低字节满足对应位互反的话，就进入下一个接收阶段，否则跳转到接收浮标地址阶段。

(3)接收数据长度。数据长度标志着后面数据段数据的个数。由于浮标和基站无线电通信的数据长度都控制在一定的范围之内，比如500个字，如果接收到的数据长度超过了这个数就可以认为数据发生错误，并跳转到接收浮标地址阶段。当接收到数据长度为0时跳过数据段接收阶段，直接进入CRC校验码接收阶段。

(4)接收数据段数据。当接收到数据个数与数据长度相等时，就应该进入CRC校验码接收阶段，否则继续接收数据直到所有数据被接收完。

(5)接收CRC校验码。先对所接收到的数据(从浮标地址到数据段最后一个数据)进行规定的CRC校验计算，将计算得到的CRC校验码与本阶段接收到的CRC校验码比较，如果二者相同，说明数据在通信过程中没有发生错误，否则数据在通信中出现错误，应该丢弃。此阶段后，应该进入浮标地址接收阶段。

图14是接收PC机命令程序流程。

数字信号处理器DSP(1)通过USB(6)接收PC机下传的命令，根据数据结构提取命令类型和相应数据。在接收到命令类型后，根据命令类型进入相应命令子程序。由于命令较多，这里只列出了部分常用的命令。

图15是实时测量数据回传程序流程图。

测量数据实时回传程序有两个功能：一个是测量数据的实时回传，这是该程序的主要功能；另一个是阵形测量，在该功能模式下浮标只上传各自的GPS位置信息，这些信息连同基站的GPS位置信息都传送至PC机，PC机可以显示出整个浮标阵和基站的位置关系，便于浮标阵的布放和回收。

图16是USB固件程序流程图。

USB固件指的是USB的设备端应用程序，存放在USB设备的控制器中。USB固件程序的结构一般是基于中断处理的。主程序完成必要的初始化之后就等待USB中断，接收到USB中断后就依据中断的类型进入不同中断服务程序。USb协议的主从模式决定了USB总线上传输的发起和终止都是主机控制的，因此固件编程中只要满足了主机的要求，或者说对主机的请求给予了及时的响应，那么固件的编程也就完成了。USB固件程序一般分为三个部分：主循环部分，USB模块初始化部分，中断服务部分。主程序部分即main函数是整个程序的入口，负责调用USB模块初始化函数，初始化完成之后进入无限循环状态，等待中断前来打断这种循环并执行中断服务，执行完则继续无限循环。中断服务部分是程序最重要部分。USB的中断服务程序主要有两大方面的任务：其一是枚举阶段对各种USB总线请求的响应，其二是在枚举结束后数据传输阶段对端点输入/输出事件的响应。

Claims (9)

1.一种具有USB通信和自定位功能的无线电基站，其特征是：组成包括数字信号处理器(1)、可编程逻辑器件(2)、直接序列扩频电台(3)、GPS接收机(4)、USB接口(6)，基站通过USB接口(6)与主控计算机(5)相连，可编程逻辑器件(2)和数字信号处理器(1)相连，直接序列扩频电台(3)和可编程逻辑器件(2)相连，GPS接收机(4)和可编程逻辑器件(2)相连。

2.根据权利要求1所述的具有USB通信和自定位功能的无线电基站，其特征是：所述USB接口(6)芯片是数字信号处理器DSP(1)自带的USB模块，通过USB固件程序将应用程序操作方式和硬件紧密相连。

3.根据权利要求2所述的具有USB通信和自定位功能的无线电基站，其特征是：可编程逻辑器件(2)的接口逻辑包括可编程逻辑器件(2)与数字信号处理器(1)间的接口，可编程逻辑器件(2)与直接序列扩频电台(3)间的接口，可编程逻辑器件(2)与GPS接收机(4)间的接口。

4.根据权利要求3所述的具有USB通信和自定位功能的无线电基站，其特征是：可编程逻辑器件(2)与数字信号处理器DSP(1)间的接口功能是数字信号处理器DSP(1)将可编程逻辑器件(2)作为一个外设，主要的接口线包括数字信号处理器DSP(1)的数据线(9)，地址线(7)以及必要的控制线(8)。

5.根据权利要求4所述的具有USB通信和自定位功能的无线电基站，其特征是：可编程逻辑器件(2)与直接序列扩频电台(3)间接口主要包括：直接序列扩频电台基带处理器3824A的控制接口(14)、直接序列扩频电台频率综合器3524A的控制接口(15)、直接序列扩频电台的数据接收接口(12)、直接序列扩频电台发送接口(13)，带处理器3824A主要控制无线电通信的码片速率，调制方式，频率综合器主要确定电台的工作频率。

6.根据权利要求5述的具有USB通信和自定位功能的无线电基站，其特征是：程逻辑器件(2)与GPS接收机(4)间接口主要包括GPS数据发送接口(10)和GPS数据接收接口(11)。

7.根据权利要求1所述的具有USB通信和自定位功能的无线电基站，其特征是：字信号处理器(1)中嵌有具有如下特征的软件：在上电复位(19)后，首先进行CSL库初始化(20)，CSL库初始化后就要对D使用到的片内外设进行初始化(21)，包括时钟信号发生器、定时器、DMA控制器、多通道缓冲串口McBSP、外部存储器接口EMIF和USB模块，在对外设初始化后需要进行直接序列扩频通信电台和GPS接收机初始化(22)，所有初始化工作完成后，DSP软件就不断查询是否接收到来自主控计算机(5)的控制命令(23)，一旦接收到控制命令就执行相应的控制命令程序(24)，执行完后继续查询是否接收到新的控制命令。

8.具有USB通信和自定位功能的无线电基站的通信方法，其特征是：

数字信号处理器上电复位后先初始化CSL库(20)，CSL库初始化后对数字信号处理器所有使用到的片内外设进行初始化(21)，包括时钟信号发生器、定时器、DMA控制器、多通道缓冲串口McBSP、外部存储器接口EMIF和USB接口，数字信号处理器初始化后对扩频通信电台和GPS接收机进行必要的初始化设置(22)，所有初始化工作完成后，数字信号处理器就在等待中断，根据中断向量表进入相应中断服务程序(23)。

9.根据权利要求8所述的具有USB通信和自定位功能的无线电基站的通信方法，其特征是：中断服务程序有三种：接收PC机命令中断(26)，接收GPS数据中断(25)，接收无线电数据中断(24)。

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