CN101881947A - 科里奥利质量流量计全数字闭环系统 - Google Patents

Abstract

科里奥利质量流量计全数字闭环系统，硬件电路上采用数字器件实现了科里奥利质量流量计的稳定闭环控制，主要基于现场可编程逻辑门阵列FPGA实现数字信号处理电路，在FPGA内利用数字信号处理方法实现了CMF数字闭环控制算法，对频率进行实时跟踪；采用非线性幅值控制方法，并在相位控制中引入了FIFO组件，对幅值、相位实现稳定和准确的控制；本发明更好的跟踪CMF测量管振动的变化，得到更为准确的反映流体信息的拾振信号，并将拾振信号以稳定的幅值输出，有利于二次仪表的解算，进而提高CMF的测量精度和稳定性，其使用资源和运算量较小。本发明还解决了两相流的问题，当CMF遭遇两相流时，主动输出幅度可控的与CMF测量管固有频率同频率的正弦信号，强迫CMF测量管继续振动，保证CMF遭遇两相流情况时不停振、测量不间断，使得CMF在两相流时仍能进行流量测量。

Description

科里奥利质量流量计全数字闭环系统

技术领域

本发明涉及一种科里奥利质量流量计全数字闭环系统，用数字器件和数字信号处理的方法对CMF进行稳定及精确的闭环控制。

背景技术

科里奥利质量流量计(Coriolis mass flowmeter，以下简称CMF)可以直接高精度地测量流体质量流量。图5所示为典型的U型管CMF系统结构图。CMF系统由传感器敏感单元和二次仪表组成，其中敏感单元包括激励器、测量管和拾振器，二次仪表中包含闭环控制单元和流量解算单元。闭环控制单元给激励器提供激励信号，使测量管产生相应的正弦振动，当流体流过测量管时，测量管受到科里奥利力的作用从而发生扭曲，其振动信号由两个拾振器拾取。流量解算单元对两个拾振器的信号进行处理，测量其相位差的大小，由测得的相位差乘以相应的系数得到流体的质量流量。当激励信号频率等于振动管的固有频率时其振幅最大，即处于谐振状态。

从CMF的工作原理可知，CMF正常工作时要求激励单元能使测量管的振动维持在谐振态状态，并且对测量管的振动频率进行实时跟踪，这部分功能由CMF的闭环控制单元实现。闭环系统控制的好坏直接影响CMF的工作状态，进而影响其测量精度和稳定性。当CMF遭遇两相流时，由于此时阻尼突然增大，导致拾振信号迅速衰减，给流量解算带来困难，若不采取有效措施，测量管还会停振。

现在最普遍的科氏质量流量计闭环控制技术仍旧是利用模拟电路组成的正反馈电路，即将传感器信号乘以一个驱动增益后直接当作驱动信号输出给激励器。但是，科氏质量流量计的模拟闭环使用时有一系列的缺陷：电路比较复杂，要用到大量的模拟元器件；电路中的分离元器件易受温度影响、容易老化、容易产生零漂；电路中的噪声源多。这些年来传统的科氏质量流量计的应用证明了这种方法的有效性，但这种方法在相对恶劣的情况下就不再那么有效，比如空管中批料的开始和结束时以及两相流时。这些时候最常见的结果是测量管停止振动，导致测量数据无法产生。

为提高科氏质量流量计的性能，解决科氏质量流量计模拟闭环的不足，使科氏质量流量计具有更好的测量性能好更普遍的适用性，数字信号处理技术和数字电路技术被应用在新一代的科氏质量流量计中。国外的一些公司和研究机构在90年代初即开始致力于科氏质量流量计数字式二次仪表，其中也包括对科氏质量流量计数字闭环的研究。牛津大学的Manus Henry博士将现场可编程逻辑门阵列FPGA应用于数字式的科氏质量流量计二次仪表当中，但其采用的高速处理器对流量计输出的拾振信号进行分析，主动输出激励信号序列，能使CMF在两相流情况下仍较好的维持谐振状态，但这种方法运算量大，对处理器的速度要求很高。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种科里奥利质量流量计全数字闭环系统，对CMF进行稳定及精确的闭环控制，进一步提高了CMF的测量精度和稳定性。另外，本发明解决了CMF两相流的问题，避免测量管的停振，保持对流量的正常测量。

本发明的技术解决方案：科里奥利质量流量计全数字闭环系统，包括：模拟信号预处理电路、模拟数字信号转换电路、数字信号处理电路、数字模拟信号转换电路和模拟信号放大电路；

模拟信号预处理电路，对CMF传感器拾振器输出的模拟信号进行预处理；

模拟数字信号转换电路，将模拟信号预处理电路输出的模拟量拾振信号按照设定采样率进行采样，转换为相应的数字量拾振信号；

数字信号处理电路，以现场可编程门阵列FPGA为核心，包括数字滤波器、信号检测器、相位控制器、幅值控制器、正弦信号发生器、数据缓存单元FIFO及时钟模块；数字滤波器对模拟数字信号转换电路采集的数据进行滤波，消除拾振信号中的噪声干扰，得到滤波后的拾振信号S_FD，S_FD一方面依次进入FIFO作为激励信号的基准信号待输出，另一方面进入信号检测器对拾振信号S_FD进行过零点检测，得到拾振信号的实时频率Fre，在一个信号周期内用比较法得到拾振信号当前周期的幅值Amp，同时记录CMF测量管的谐振频率CMF_F0，设定Amin为拾振信号的幅值阈值，分两种情况进行控制：

(1)若Amp＞Amin，此时拾振信号的输出信号足够大，CMF测量管处于正常测量状态，S_FD可用作流量解算，这种情况下，幅值控制器接收Amp信号做幅值控制，输出幅值控制增益G，相位控制器接收Fre信号做相位控制，输出读请求信号rd_req和写请求信号wr_req，FIFO在时钟模块输出的clock时钟，写请求信号wr_req和读请求信号rd_req的同时控制下读入S_FD，输出S’_FD，S’_FD与幅值控制增益G相乘即得到数字量的激励信号D_D，该D_D经数字模拟信号转换电路，转换为模拟量D，再通过模拟信号放大电路放大后控制CMF激励器振动；对CMF进行了稳定及精确的闭环控制，进一步提高了CMF的测量精度和稳定性。

(2)若Amp＜Amin，此时的拾振信号非常微弱，正在遭遇两相流或多相流的情况，这种情况下，不能再以拾振信号为基准产生激励信号，此时，就用正弦信号发生器产生频率为CMF_F0的大幅值正弦信号，用固定频率的正弦信号用作数字量的激励信号D_D，经数字模拟信号转换电路，转换为模拟量D，再通过模拟信号放大电路放大后控制CMF激励器，强迫CMF测量管振动，当拾振信号再次满足Amp≥Amin的条件时，就回到正常的第一种控制情况。解决了CMF两相流的问题，避免测量管的停振，保持对流量的正常测量。

本发明的原理：采用现代数字信号处理技术，以现场可编辑逻辑门阵列FPGA为核心，利用高精度A/D对CMF传感器输出信号进行实时采样，通过设计独特的闭环控制方法，根据输入的拾振信号进行计算，输出符合频率、相位和幅值条件的激励信号，使得CMF激励信号满足CMF的闭环自激条件。并且能在CMF遭遇两相流拾振信号非常微弱时主动输出幅度可控的与CMF测量管固有频率同频率的正弦信号，强迫CMF测量管继续振动，保证CMF两相流情况时测量不间断。

相位控制器通过控制FIFO的读请求信号rd_req和写请求信号wr_req来改变时间差，使其满足科里奥利质量流量计测量管的自激闭环条件，对拾振信号和激励信号间的相位差进行控制。原理如下：相位控制器接收信号检测器的输出信息得到拾振信号频率Fre，在整个CMF数字闭环系统中，模拟信号预处理过程会引入固定的相差

也会引入一定的延时，对不同的Fre，系统的固定延时T引入的相位差

也不同，于是，系统对拾振信号造成的相位差

数字闭环系统对拾振信号产生的相位差

此相位差

与信号频率Fre呈线性关系，关系曲线通过实验方法确定；由于每个clock时钟信号周期会对不同的频率Fre引入一个相应的相差ξ，通过开关读请求信号rd_req和写请求信号wr_req，引入N个clock周期的延时，产生的相位差为θ＝Nξ，满足即在FIFO中滞留N个数据，就能保证输入信号S_FD与输出信号S’_FD之间的相差是360°n，满足CMF测量管的自激闭环的相位条件。

所述幅值控制器采用了一种非线性幅值控制方法，通过对激励信号的幅值D_Amp和控制增益G的“粗调”和“细调”对拾振信号的幅值Amp进行了有效控制，使其稳定在设定幅值Amp_set处，其中G＝D_Amp/Amp，具体控制过程如下：幅值控制器收到由信号检测器输出的拾振信号的幅值Amp，若Amp＜C，C是一个常数，作为判断Amp大小的阈值，C的取值大于最小幅值，小于设定幅值，即Amin＜C＜Amp_set，说明此时拾振信号幅值Amp与设定值Amp_set还相差较大，适合对D_Amp进行“粗调”，令D_Amp＝F(Amp_set)，F(Amp_set)为关于Amp_set的线性函数，根据Amp_set调整初始的D_Amp的值；若Amp≥C，则对D_Amp进行“细调”，判断差值Amp_set-Amp落在哪个范围内，将这一差值分为4个范围scale1、scale2、scale3和scale4，在不同范围内，D_Amp以不同的步长进行自加运算，差值Amp_set-Amp越大，D_Amp的递增步长越大，递增速度越快，再根据D_Amp计算得到幅值控制增益G并输出；每当信号检测器(5)更新一个周期的Amp值，以上幅值控制过程就重复一次，以满足对拾振信号幅值控制的实时性。

所述幅值控制增益G的控制范围为100～300，模拟信号放大电路实现信号的4.5倍放大。

本发明与现有技术相比的优点：

(1)本发明的数据信号处理电路通过FPGA实现，包括FIFO、时钟模块、数字滤波器、信号检测器、相位控制器、幅值控制器和正弦信号发生器，实现了对CMF进行精确的闭环控制，进一步提高了CMF的测量精度。

(2)本发明针对CMF应用过程中出现的“两相流情况下测量管停振”这一棘手问题提出了一种新的解决方案。当CMF遭遇两相流时，由于此时阻尼突然增大，导致拾振信号迅速衰减，给流量解算带来困难，若不采取有效措施，测量管还会停振。本发明中数字信号处理电路中的正弦信号发生器可以在CMF遭遇两相流时主动输出幅度可控的与CMF测量管固有频率同频率的正弦信号，强迫CMF测量管继续振动，保证CMF两相流情况时测量不间断，解决了CMF两相流的问题，保持对流量的正常测量。

(3)本发明计算量小、占用资源少，不存温漂、时漂等问题，提高了系统的稳定性，且数字器件中的程序可反复修改，反复烧写，可根据实际情况对各个参数进行调整，提高了系统的适应性。

(4)本发明的幅值控制器采用了一种非线性幅值控制方法，用不连续的幅值控制方法找到使拾振信号达到设定值，通过对激励信号的幅值和控制增益的“粗调”和“细调”，对拾振信号的幅值进行了有效控制，使其稳定在设定幅值处；然后将得到的修正参数送给连续幅值控制模块，然后采用连续的幅值控制方式，实现对CMF拾振信号振幅的控制，当CMF受外界干扰较大，或流体流态发生变化时，激励信号可以立即做出反映，使传感器快速恢复稳态，这样可以快速、准确地设定幅值，实现了对拾振信号幅值的良好控制。

(5)本发明在相位控制器中引入了FIFO组件，FIFO的输入是数字量拾振信号，输出是数字量激励信号，相位控制器对信号检测器输出的信号频率信息与闭环系统的固有延时进行计算，得到当前拾振信号与激励信号的相位差，再计算出使拾振信号与激励信号的相位差为360°×n(n＝1，2，3…)需要人为产生的相位差，通过控制FIFO的读请求信号和写请求信号对拾振信号和激励信号间的相位差进行控制，即可以实现拾振信号和激励信号间的相位差进行准确、稳定的输出控制。

附图说明

图1为本发明的结构示意图；

图2为本发明设计的数字闭环控制方法结构框图；

图3a为本发明设计的幅值控制器的非线性幅值控制方法示意图；

图3b为本发明设计的非线性幅值控制的递增趋势示意图；

图4a为本发明设计的相位控制器的控制方法示意图；

图4b为本发明设计的相位控制器中FIFO读写操作流程；

图5为现有的典型U型管CMF系统结构图。

具体实施方式

如图1所示，本发明包括模拟信号预处理电路1、模拟数字信号转换电路2(图2中简称A/D模块)、数字信号处理电路3、数字模拟信号转换电路9(图2中简称D/A模块)和模拟信号放大电路10组成。首先模拟信号预处理电路1对CMF拾振器输出的模拟信号进行预处理，利用高输入阻抗运放OPA2336对CMF输出信号进行2.5倍放大，然后采用RC构成低通滤波器，配合后续的A/D模块采样，达到抗混迭滤波目的。

模拟数字信号转换电路2，采用了一片20位模拟数字转换芯片，将模拟信号预处理电路1输出的模拟信号按照设定采样率进行采样；

数字信号处理电路3以一片FPGA芯片为核心构建数字信号处理系统，负责接收模拟数字信号转换电路2输出的信号进行分析，整个信号分析过程在数字滤波器4、信号检测器5、相位控制器6、幅值控制器7和正弦信号发生器8中并行进行，输出符合CMF闭环自激条件的激励信号；

数字模拟信号转换电路9采用24位数字模拟转换芯片，负责将数字信号处理电路3输出的激励信号转换成模拟量；模拟信号放大电路10负责对数字模拟信号转换电路9输出的模拟量的激励信号进行放大4.5倍，以驱动CMF激励器。

如图2所示，本发明的数字信号处理电路3以FPGA为核心，包括数字滤波器4、信号检测器5、幅值控制器6、相位控制器7、正弦信号发生器8、FIFO11和时钟模块12。FPGA中的时钟模块12生成时钟信号clock，频率为F_C，为提高闭环控制的同步性，AD模块、DA模块和FIFO的读写时钟都用同一个clock信号。数字滤波器4对经A/D模块后的拾振信号S_D做数字滤波，滤掉2kHz以上的高频干扰，0.5Hz以下的低频干扰，及50Hz、100Hz等工频干扰，可根据情况选择不同类型、不同参数设置的滤波器，滤波后得到拾振信号S_FD。一方面S_FD依次进入FIFO作为激励信号的基准信号待输出；另一方面，信号检测器5对信号S_FD进行检测，用过零检测的方法得到拾振信号的实时频率Fre，在一个信号周期内用比较法得到拾振信号当前周期的幅值Amp，同时记录CMF测量管的谐振频率CMF_F0。设定Amin(单位mv)为拾振信号的幅值阈值，Amin是较小的一个幅值，分两种情况进行控制：

(1)若Amp＞Amin，说明拾振信号的输出信号足够大，CMF测量管处于正常测量状态，S_FD可用作流量解算，这种情况下，幅值控制器7接收Amp信号做幅值控制，输出幅值控制增益G(具体的幅值控制方法如图3a所示)，相位控制器6接收Fre信号做相位控制，输出读请求信号rd_req和写请求信号wr_req(具体的相位控制方法如图4a所示)。FIFO在clock时钟，写请求信号wr_req和读请求信号rd_req的同时控制下读入S_FD，输出S’_FD。S’_FD与幅值控制增益G相乘即得到数字量的激励信号D_D，D_D经DA模块转换成为模拟量D再通过模拟信号放大电路10放大后控制CMF激励器振动。在rd_req与wr_req信号的作用下S’_FD与S_FD之间有相位差θ，通过控制FIFO的读请求信号rd_req和写请求信号wr_req对拾振信号和激励信号间的相位差θ进行控制。但由于AD模块、DA模块和FIFO的读写时钟都用同一个clock信号，S’_FD与S_FD的波形是完全一致的，因此这种方法产生的激励信号对拾振信号有很好的频率跟踪效果。

(2)若Amp＜Amin，说明此时的拾振信号非常微弱，正在遭遇两相流或多相流的情况，这种情况下，不能再以拾振信号为基准产生激励信号，此时，就用正弦信号发生器8产生频率为CMF_F0的大幅值正弦信号，正弦信号发生器用DDS方法生成正弦波，在FPGA内部自带的ROM中存储一个周期的正弦信号离散幅度值，通过查表将数据读出，从而控制正弦信号的频率。这其实是一个开环控制状态，用固定频率的正弦信号强迫CMF测量管振动，当拾振信号再次满足Amp≥Amin的条件时，就回到第一种正常情况。

如图3所示，本发明的幅值控制器7采用了一种非线性幅值控制方法，通过对激励信号的幅值D_Amp和控制增益G的“粗调”和“细调”对拾振信号的幅值Amp进行了有效控制，使其稳定在设定幅值Amp_set处，其中G＝D_Amp/Amp。具体控制过程如下：如图3a所示，幅值控制器7收到由信号检测器5输出的拾振信号的幅值Amp，若Amp＜C(C是一个常数，作为判断Amp大小的阈值，Amin＜C＜Amp_set)，说明此时拾振信号幅值Amp与设定值Amp_set还相差较大，适合对D_Amp进行“粗调”，于是，令D_Amp＝F(Amp_set)，F(Amp_set)是关于Amp_set的线性函数(如图3b中左图所示)，根据Amp_set调整初始的D_Amp的值；若Amp≥C，则对D Amp进行“细调”，判断差值Amp_set-Amp(注意其正、负号)落在哪个范围内，这里象征性地将这一差值分为4个范围scale1、scale2、scale3和scale4(可根据实际情况对差值范围作更细致的划分)，在不同范围内，D_Amp以不同的步长进行自加运算，差值Amp_set-Amp越大，D_Amp的递增步长越大，递增速度越快(如图3b中右图所示)，再根据D_Amp计算得到幅值控制增益G并输出。每当信号检测器更新一个周期的Amp值，以上幅值控制过程就重复一次，以满足对拾振信号幅值控制的实时性。通常幅值控制增益G的控制范围为100～300。

如图4所示，本发明的相位控制器6通过控制FIFO的读请求信号rd_req和写请求信号wr_req对拾振信号和激励信号间的相位差进行控制。FIFO的输入信号是S_FD，输出信号是S’_FD，时钟信号clock的频率为F_C，因此FIFO中当前存储数据的个数fifo_usedw说明当前的S’_FD对S_FD的时间差为T_D＝fifo_usedw/F_C，相位差为θ_D＝360°·T_D·Fre。实际上，控制rd_req和wr_req的目的就是对fifi_usedw进行控制，从而使S’_FD与S_FD之间的相位差θ_D得到控制。具体的相位控制方法如下：相位控制器接收信号检测器输出的拾振信号频率信息Fre，在整个CMF数字闭环系统中，模拟信号预处理过程会引入固定的相差

也会引入一定的延时，另外、AD转换、DA转换、数字滤波、信号检测和幅值控制一系列过程中都会引入延时，这些延时无法精确计算，但却是固定的，将这些延时的总和设为T，对不同的Fre，延时T引入的相位差

也不同，

于是，系统对拾振信号造成的相位差

由此可得出这样的结论：相差

与信号频率Fre是线性关系的，如图4a中所示的频率-相位关系曲线，这条曲线可通过实验的方法得到。为满足CMF测量管的自激闭环条件，拾振信号与激励信号的相差应为360°n，于是，可以计算出需要人为增加的相差

根据前面介绍的方法，每个clock信号周期对频率Fre引入的相差为ξ＝360°·Fre/Fc，对相差θ来说需要引入N个clock周期的延时，N＝θ/ξ，也就是说，FIFO中滞留N个数据就能保证S’_FD与S_FD之间的相差是360°n。对re_req信号与wr_req信号的控制过程如图4b所示，在控制开始时，将re_req与wr_req信号置0处于打开状态，若N与fifo_usedw相等，表示达到了相位控制的要求，将re_req与wr_req信号置1使处于关闭状态；若N大于fifo_usedw，关闭wr_req写信号；若N小于fifo_usedw，关闭re_req读信号，继续向FIFO中写信号，直到N与fifo_usedw相等。

本发明未详细阐述部分属于本领域公知技术。

Claims (4)

1.科里奥利质量流量计全数字闭环系统，其特征在于包括：模拟信号预处理电路(1)、模拟数字信号转换电路(2)、数字信号处理电路(3)、数字模拟信号转换电路(9)和模拟信号放大电路(10)；

模拟信号预处理电路(1)，对CMF传感器拾振器输出的模拟信号进行预处理；

模拟数字信号转换电路(2)，将模拟信号预处理电路(1)输出的模拟量拾振信号按照设定采样率进行采样，转换为相应的数字量拾振信号；

数字信号处理电路(3)，以现场可编程门阵列FPGA为核心，包括数字滤波器(4)、信号检测器(5)、相位控制器(6)、幅值控制器(7)、正弦信号发生器(8)、数据缓存单元FIFO(11)及时钟模块(12)；数字滤波器(4)对模拟数字信号转换电路(2)采集的数据进行滤波，消除拾振信号中的噪声干扰，得到滤波后的拾振信号S_FD，S_FD一方面依次进入FIFO作为激励信号的基准信号待输出，另一方面进入信号检测器(5)对拾振信号S_FD进行过零点检测，得到拾振信号的实时频率Fre，在一个信号周期内采用比较法得到拾振信号当前周期的幅值Amp，同时记录CMF测量管的谐振频率CMF_FO，设定Amin为拾振信号的幅值阈值，分两种情况进行控制：

(1)若Amp＞Amin，此时拾振信号的输出信号足够大，CMF测量管处于正常测量状态，S_FD可用作流量解算，这种情况下，幅值控制器(7)接收Amp信号做幅值控制，输出幅值控制增益G，相位控制器6通过控制FIFO的读请求信号rd_req和写请求信号wr_req对拾振信号和激励信号间的相位差进行控制，相位控制器(6)接收实时频率Fre信号做相位控制，输出读请求信号rd_req和写请求信号wr_req，FIFO在时钟模块输出的clock时钟，写请求信号wr_req和读请求信号rd_req的同时控制下读入S_FD，输出S’_FD，S’_FD与幅值控制增益G相乘即得到数字量的激励信号D_D，该D_D经数字模拟信号转换电路(9)，转换为模拟量D，再通过模拟信号放大电路(10)放大后控制CMF激励器振动；

(2)若Amp＜Amin，此时的拾振信号非常微弱，正在遭遇两相流或多相流的情况，这种情况下，不能再以拾振信号为基准产生激励信号，此时，就用正弦信号发生器(8)产生频率为CMF_FO的大幅值正弦信号，用固定频率的正弦信号用作数字量的激励信号D_D，经数字模拟信号转换电路(9)，转换为模拟量D，再通过模拟信号放大电路(10)放大后控制CMF激励器，强迫CMF测量管振动，当拾振信号再次满足Amp≥Amin的条件时，就回到正常的第一种控制情况。

2.根据权利要求1所述的科里奥利质量流量计全数字闭环系统，其特征在于：相位控制器(6)通过控制FIFO的读请求信号rd_req和写请求信号wr_req来改变时间差，使其满足科里奥利质量流量计测量管的自激闭环条件，对拾振信号和激励信号间的相位差进行控制。

3.根据权利要求1所述的科里奥利质量流量计全数字闭环系统，其特征在于：所述幅值控制器(7)采用了一种非线性幅值控制方法，通过对激励信号的幅值D_Amp和控制增益G的“粗调”和“细调”对拾振信号的幅值Amp进行了有效控制，使其稳定在设定幅值Amp_set处，其中G＝D_Amp/Amp，具体控制过程如下：幅值控制器(7)收到由信号检测器(5)输出的拾振信号的幅值Amp，若Amp＜C，C是一个常数，作为判断Amp大小的阈值，C的取值大于最小幅值，小于设定幅值，即Amin＜C＜Amp_set，说明此时拾振信号幅值Amp与设定值Amp_set还相差较大，适合对D_Amp进行“粗调”，令D_Amp＝F(Amp_set)，F(Amp_set)为关于Amp_set的线性函数，根据Amp_set调整初始的D_Amp的值；若Amp≥C，则对D_Amp进行“细调”，判断差值Amp_set-Amp落在哪个范围内，将这一差值分为4个范围scale1、scale2、scale3和scale4，在不同范围内，D_Amp以不同的步长进行自加运算，差值Amp_set-Amp越大，D_Amp的递增步长越大，递增速度越快，再根据D_Amp计算得到幅值控制增益G并输出；每当信号检测器(5)更新一个周期的Amp值，以上幅值控制过程就重复一次，以满足对拾振信号幅值控制的实时性。

4.根据权利要求1所述的科里奥利质量流量计全数字闭环系统，其特征在于：所述幅值控制增益G的控制范围为100～300，模拟信号放大电路实现信号的4.5倍放大。

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