CN101867545A - 全频段多带正交频分复用超宽带射频收发机的频率综合器 - Google Patents

Abstract

本发明公开了一种全频段多带正交频分复用超宽带射频收发机的频率综合器，包括锁相环电路和频率综合电路，锁相环电路的输出端同时向频率综合电路输出第一至第六输出信号，频率综合电路包括第一、二多路选择器、第一、二单边带混频器以及一个输出缓冲器。本发明的电路结构简单，只需一个锁相环电路和两个单边带混频器，两个多路选择器，因而节省功耗和面积，在本发明中，通过多路选择器改变单边带混频器输入信号的方法产生所需要的最终频率信号，再经过宽带缓冲器缓冲输出，避免了使用覆盖全部14个中心频率的宽带多路选择器，降低了实现难度，并且输出的各频率之间的切换时间小于9ns。

Description

全频段多带正交频分复用超宽带射频收发机的频率综合器

技术领域

本发明属于集成电路领域，涉及一种频率综合器，尤其是一种适用于全频段多带正交频分复用超宽带(MB-OFDM UWB)射频收发机的频率综合器。

背景技术

超宽带(UWB)技术能够在很低的发射功率下，利用极大的信号带宽实现数百Mbps的传输率，可应用于高速无线个人局域网(WPAN)，实现数码摄像机、相机、数字播放器、HDTV等产品中高品质视频和多媒体数据流的实时传输。2002年，美国FCC开放了3.1-10.6GHz的UWB频段用于实现高速WPAN。由于UWB技术具有巨大的市场，欧盟、新加坡、日本等也都相继推出了各自的UWB频谱规划。中国也十分重视UWB技术，并于2008年底公布了中国的UWB频谱规划。全球的UWB频谱规划存在一定的差异，如图1所示。

MB-OFDM UWB技术将3.1-10.6GHz的UWB的频带划分为14个528MHz的子频带，并把这些子频带分为6个频率组，如图1所示。其基带采用128点OFDM调制获得528MHz的带宽，并由多个载波按照一定的顺序将OFDM符号分别搬移到一个频率组的各个子频带上交替发送，实现高达480Mbps的传输率，图2给出了第1频率组中的一种跳频方式。通过跳频可提高频谱利用率，而且多种跳频方式可实现多个逻辑信道，也就是提供WPAN组网时的多个微微网。相对于传统的基于脉冲体制的UWB技术，MB-OFDM UWB技术具有以下优点：1)抵抗多径衰落的方式更简单、有效；2)信号的瞬时带宽较低，所以更易于CMOS集成，且功耗更低；3)频谱规划更灵活，这一点对于全球各异的UWB频谱规划尤为重要：MB-OFDM UWB有6个可用频率组，所以可以选择工作在合适的频率组来适应全球各地的规划。由于上述几方面的优点，载波体制UWB受到了工业界更多的青睐。无线USB、无线1394以及第三代高速蓝牙都决定采用载波体制UWB作为其物理层技术。

为了充分发挥MB-OFDM UWB技术频谱适应性强的优点，以适应目前全球各异的UWB频谱规划，其射频收发机必须能够覆盖图1所示的14个子频段，这就要求系统中的频率综合器能够输出图1所示的14个子频带中心频率的本振信号，并且保证各频率的切换时间小于9.5ns。同时，为了满足OFDM调制和解调的需求，频率综合器还要输出各频率的正交分量，并满足一定的相噪声和杂波抑制比要求。从这些方面可以看出，全频段MB-OFDM UWB频率综合器的设计难度很大，传统的频率综合器结构难以满足MB-OFDMUWB射频收发机的需求了，需要寻求新的结构来满足极短的跳频时间以及极宽的频率范围需求。本发明具体涉及的就是全频段MB-OFDM UWB射频收发机的频率综合器的结构设计。

UWB频率综合器的结构方面，最直接的方案是采用多个锁相环分别产生多个频率，再用快速多路选择器选择输出，但是这种方案所需锁相环的个数等于所覆盖的子频带个数。另一种方案是用两个快速锁定的锁相环交替工作，产生所需频率，这种方案要求锁相环的锁定时间必须在300ns以内，并且每个锁相环都必须能输出所有要求的频率。以上两种方案由于受到芯片面积、功耗以及锁相环设计难度的限制，都只能输出MB-OFDM UWB系统的一小部分子频带中心频率，难以实现全频段输出。

目前，能够实现全频段输出的两种MB-OFDM UWB频率综合器都是采用锁相环产生一些固定频率，再用单边带混频器和多路选择器实现各种频率变换，产生所需的本振信号输出。其中，第一种方案采用两个锁相环分别产生3960MHz以及6336MHz的信号，并且再通过第二个锁相环中的各级分频器产生3168MHz、1584MHz和528MHz的信号，这些信号经过两个多路选择和三个单边带混频器进行频率变换和控制，最终可输出14个中心频率。但是，这种结构一方面需要两个锁相环，导致很大的功耗和面积；另一方面，第二个锁相环中使用了非2整数次幂的3分频电路，并且整个频率综合器的信号通路上使用了3级单边带混频，导致输出信号的谐波和杂波抑制比很低，难以达到系统要求。第二种方案采用单个锁相环产生8448MHz的信号，并用锁相环中的分频器产生4224MHz、2112MHz、1056MHz、528MHz以及264MHz的信号，这些信号经过两个多路选择器和3个单边带混频器进行频率变化，输出14个中心频率之一。这种方案只用了一个锁相环，但是仍要用到3个单边带混频器，面积和功耗仍然较大，谐波和杂波抑制也较差；并且，该频率综合器输出端的多路选择器需要输出7.5GHz范围的14个频率，其开关电容谐振网络中的最大和最小电容之比很大，难以实现精确的匹配，输出节点的寄生电容将使输出信号的幅度降低，达不到系统的要求；另外，该频率综合器需要264MHz的输入参考信号，该频率太高，难以采用石英晶体振荡器实现，只能用另一个锁相环产生，将导致更大的芯片面积和功耗。综上，研究一种结构简单、能够满足系统要求，且面积和功耗都较小的全频段MB-OFDM UWB频率综合器是很有意义的。

发明内容

本发明的目的在于解决现有MB-OFDM UWB频率综合器输出频段少、功耗和芯片面积较大、输出信号幅度较低且杂波和谐波抑制较差等问题，提供一种全频段多带正交频分复用超宽带射频收发机的频率综合器，其能够输出所需的全部14个中心频率，各频率之间的切换时间小于9ns，并且在芯片面积、功耗、输出信号幅度以及谐波和杂波抑制等性能方面较现有结构有较为明显的优势。

本发明的目的是通过以下技术方案来解决的：这种全频段多带正交频分复用超宽带射频收发机的频率综合器，包括锁相环电路，所述锁相环电路的输出端连接有频率综合电路，所述锁相环电路的输出端同时向频率综合电路输出第一至第六输出信号，所述第一至第六输出信号的频率依次由大至小且相邻成两倍关系，所述频率综合电路包括第一、二多路选择器、第一、二单边带混频器以及一个输出缓冲器；所述第一、二输出信号连接到第一多路选择器的输入端，所述第三、第四和第五输出信号连接到第二多路选择器的输入端，第二多路选择器的输入端还连接有直流信号；所述第六输出信号和第二多路选择器的输出端分别连接到第一单边带混频器的输入端，第一单边带混频器的输出端和第一多路选择器的输出端分别连接到第二单边带混频器的输入端，第二单边带混频器的输出端与输出缓冲器的输入端连接。

上述锁相环电路向频率综合电路输出的第一输出信号的频率为8448MHz。

上述锁相环电路包括鉴频鉴相器、电荷泵、环路滤波器、正交压控振荡器、第一至第五二分频器和一个八分频器；所述鉴频鉴相器的输入信号包括参考信号和八分频器的输出信号，鉴频鉴相器的输出端连接电荷泵的输入端，电荷泵的输出端连接环路滤波器的输入端，所述环路滤波器的输出端与正交压控振荡器的输入端连接，正交压控振荡器的输出为第一二分频器提供正反相互补时钟信号，第一二分频器的输出为第二二分频器提供正反相互补时钟信号，第二二分频器的输出为第三二分频器提供正反相互补时钟信号，第三二分频器的输出为第四二分频器提供正反相互补时钟信号，第四二分频器的输出为第五二分频器提供正反相互补时钟信号，第五二分频器的输出为八分频器提供正反相互补时钟信号；所述正交压控振荡器的输出端输出第一输出信号，第一至第五二分频器的输出端分别输出第二至第六输出信号。

上述第一二分频器是以电阻为负载的二分频器。

上述第二至第五二分频器是以MOS管伟负载的二分频器。

上述参考信号为频率是33MHz的参考时钟信号。

本发明具有以下几点有益效果：本发明的电路结构简单，只需一个锁相环电路和两个单边带混频器，两个多路选择器，因而节省功耗和面积，在本发明中，通过多路选择器改变单边带混频器输入信号的方法产生所需要的最终频率信号，再经过宽带缓冲器缓冲输出，避免了使用覆盖全部14个中心频率的宽带多路选择器，降低了实现难度，并且输出的各频率之间的切换时间小于9ns。

附图说明

图1是全球主要国家和地区的UWB的频谱规划以及可用的载波体制UWB子频带；图2是载波体制UWB系统第1频率组7种跳频方式中的一种；图3是本发明的频率综合器框架结构图；图4是本发明频率综合器的频率运算示意图：其中，(a)为用单边带混频器SSB1产生中间频率的示意图；(b)为用SSB2产生全部14个中心频率的示意图；图5是电流复用LC-QVCO的晶体管级电路图；图6是以电阻为负载的二分频器晶体管级电路图；图7是以MOS管为负载的二分频器晶体管级电路图；图8是正交单边带混频器的数学模型；图9是正交单边带混频器晶体管电路图；图10是缓冲器电路晶体管级电路图；图11是晶体管级电路图。

具体实施方式

下面结合附图对本发明做进一步详细描述：从图3可以知道本发明的全频段多带正交频分复用超宽带射频收发机的频率综合器由两部分组成：一个以33MHz信号为参考信号锁定在8448MHz的锁相环电路10和一个频率综合电路43。锁相环电路10的输出端连接频率综合电路43，其中锁相环电路10的输出端同时向频率综合电路43输出第一至第六输出信号22、29、30、31、32、34。第一至第六输出信号22、29、30、31、32、34的频率依次由大至小且相邻成两倍关系，第一输出信号22的频率为8448MHz，第二输出信号29的频率为4224MHz，依次类推。所述频率综合电路43包括第一、二多路选择器12、13、第一、二单边带混频器14、15以及一个输出缓冲器16；第一、二输出信号22、29连接到第一多路选择器12的输入端，第三、第四和第五输出信号30、31、32连接到第二多路选择器13的输入端，第二多路选择器13的输入端还连接有直流信号33；第六输出信号34和第二多路选择器13的输出端分别连接到第一单边带混频器14的输入端，第一单边带混频器14的输出端和第一多路选择器12的输出端分别连接到第二单边带混频器15的输入端，第二单边带混频器15的输出端与输出缓冲器16的输入端连接。

本发明给出锁相环电路10的一种实现方式：参见图3，锁相环电路10包括鉴频鉴相器(PFD)1、电荷泵(CP)2、环路滤波器(LPF)3、正交压控振荡器(QVCO)4、由第一至第五二分频器5、6、7、8、9构成的一个五级二分频电路，以及由三级二分频电路构成的一个八分频器11。鉴频鉴相器1的输入信号包括参考信号17和八分频器11的输出信号，鉴频鉴相器1的输出端连接电荷泵2的输入端，电荷泵2的输出端连接环路滤波器3的输入端，环路滤波器3的输出端与正交压控振荡器4的输入端连接，正交压控振荡器4的输出为第一二分频器5提供正反相互补时钟信号，第一二分频器5的输出为第二二分频器6提供正反相互补时钟信号，第二二分频器6的输出为第三二分频器7提供正反相互补时钟信号，第三二分频器7的输出为第四二分频器8提供正反相互补时钟信号，第四二分频器8的输出为第五二分频器9提供正反相互补时钟信号，第五二分频器9的输出为八分频器11提供正反相互补时钟信号。

锁相环电路10的工作原理如下：鉴频鉴相器(PFD)1完成参考信号17与八分频器11输出信号18的频率或相位比较，产生控制电荷泵(CP)2的控制信号；电荷泵(CP)2根据鉴频鉴相器(PFD)1控制信号给环路滤波器(LPF)3进行充放电，同时进行滤波后，产生QVCO的控制电压，使QVCO产生相应频率的四相正交正弦信号；正交压控振荡器(QVCO)4的输出信号被送入下一级二分频器和频率综合电路的多路选择器。分频器依次对正交压控振荡器(QVCO)4的输出信号进行二分频产生分频信号。正交压控振荡器(QVCO)4的输出端输出了第一输出信号22，然后第一至第五二分频器5、6、7、8、9的输出端分别输出了第二至第六输出信号29、30、31、32、34。

以上锁相环电路10主要为后级频率综合电路43提供四相正交的固定频率(264MHz、528MHz、1056MHz、2112MHz、4224MHz和8448MHz)输出信号。该锁相环参考信号频率较低，为33MHz，所以鉴频鉴相器1、电荷泵2与环路滤波器3的设计与普通锁相环的该部分电路设计一样。为提高环路滤波性能，环路滤波器3采用三阶滤波器。对以上这些电路不做详细说明。但由于该锁相环需要提供四相正交信号，且QVCO输出频率高达8448MHz，QVCO以及后面几级分频器的输出信号作为频率综合电路的输入信号，对系统性能影响较大。同时，在高频工作时，QVCO和二分频电路需要消耗较大功耗，这两种电路需要引起特殊的关注。

用于本发明频率综合器锁相环电路10中的电流复用LC-QVCO晶体管电路图，如图5所示，它由两个普通的VCO耦合而成。其中M_tail1和M_tail2为尾电流晶体管，VB为尾电流偏置电压。M_N11、M_N12和M_P11、M_P12为第一个VCO的交叉耦合负阻MOS对管，M_N13、M_N14和M_P13、M_P14为第二个VCO的交叉耦合负阻MOS对管，M_P2Q1和M_P2Q2为Q-和Q+信号的耦合MOS管，M_P2I1和M_P2I2为I-和I+信号的耦MOS合管，L₁和L₂为谐振电感，C₁、C₂、C₃和C₄为变容管，VCON为变容管的控制电压，接环路滤波器的输出端。I+、I-和Q+、Q-分别为I、Q输出信号的正负端。使用电流复用结构可以节省功耗，在较小的偏置电流下达到VCO起振的条件，同时可减小1/f噪声对电路的影响作为下一级二分频器的时钟输入接入其时钟输入端，如图6所示。

在锁相环电路10中，第一二分频器5的输入信号频率高达8448MHz，因此需用采用以电阻作负载的二分频器，如图6所示，该分频器由于用小电阻做负载，可以得到很高的带宽。该分频器的输入端CLK_Q₅+和CLK_Q₅-分别接QVCO的两相输出信号Q+和Q-。在图6中，两个高电平触发的锁存器构成了一个上升沿触发的D触发器，实现对时钟信号的二分频功能。该二分频器所能正确分频的信号最高频率是一个D触发器所能工作最高频率的一半。而D触发器的工作频率取决于各电阻、各MOS管的导通电阻、各MOS管在I₅、Q₅端的漏电容、电阻寄生电容以及下级电路的输入电容。减小电阻和电容都能提高D触发器的最高工作频率，也就提高了二分频器的最高分频频率。图6中，在CLK_Q₅+为高电平、CLK_Q₅-为低电平时，左边锁存器中的晶体管M₁、M₃、M₆导通，晶体管M₂、M₄、M₅截止，Q₅端将根据I₅端信号产生相应的变化，该锁存器处于“数值计算”状态。而右边锁存器晶体管M₈、M₁₀、M₁₁导通，晶体管M₇、M₉、M₁₂截止，时钟上一个高电平的“计算值”被锁存。当上述电平反相时，两个锁存器的的工作状态也反相。该二分频器的输出信号为四相正交信号Q₅+、Q₅-、I₅+和I₅-，作为多路选择器14的输入信号，其中Q₅+和Q₅-也作为下一级二分频器的输入时钟信号。

从第二级分频器开始(即第二至第五而分频器6、7、8、9)，分频器输入时钟信号频率降至5GHz以下，因此可以采用图7所示的以晶体管为负载的分频器。该二分频器相对于图6中的第一二分频器5省去了锁存管，节省了芯片面积。因为只有两个时钟管，所以减轻了上级电路的负载电容。因为电路采用耦合MOS管为负载，所以没有静态功耗且具有数据自保持的能力。CLK_Q₆+和CLK_Q₆-为其时钟输入端，接第一二分频器5的输出端Q₅+、Q₅-。第二二分频器6的输出端为Q₆+、Q₆-、I₆+和I₆-，接到多路选择器13的一组输入端，而Q₆+和Q₆-也作为下一级二分频器的时钟输入信号。第三至第五二分频器7、8和9以及构成八分频器11的三个二分频器的结构也与该二分频器一致。

本发明的频率综合电路43的工作原理如下：第一多路选择器(MUX1)12根据频率控制字将8448MHz以及4224MHz的信号之一送入第二单边带混频器(SSB2)15的一个输入端。而第二多路选择器(MUX2)13根据频率控制字选择2112MHz、1056Mhz、528MHz和直流信号之一送入第一单边带混频器(SSB1)14的一个输入端。第一单边带混频器(SSB1)14的另一个输入端为第五二分频器9产生的264MHz的信号。第一单边带混频器SSB1的输出信号送入单边带混频器SSB2的输入端，与MUX1的输出信号混频后产生14个载波中的一个载波信号，该信号经过宽带缓冲器缓冲后输出。

频率综合电路中的正交单边带混频器的数学模型如图8所示。由图可得，y₁(t)＝cosω₁tcosω₂t+sinω₁tsinω₂t＝cos(ω₁-ω₂)ty₂(t)＝sinω₁tcosω₂t-cosω₁tsinω₂t＝sin(ω₁-ω₂)t以上面两式为基础的正交单边带混频器的晶体管级电路图如图9所示。晶体管M₃₅至M₄₀和M₄₃至M₄₈构成正弦输出吉尔伯特单元型单边带混频器，晶体管M₄₁和M₄₂为Q增强型负阻管，电感L₁及L₂和开关电容阵列CA1和CA2构成选频网络；晶体管M₂₁至M₂₆和M₂₉至M₃₄构成余弦输出吉尔伯特单元型单边带混频器，晶体管M₂₇和M₂₈为Q增强型负阻管，电感L₃及L₄和开关电容阵列CA3和CA4构成选频网络。电流源I₁至I₆由几个电流阵列组成，根据选频网络选频频段不同进行适当的总尾电流调节。v_in1，q和v_in1，i为第一种频率输入信号的余弦和正弦项，而v_in2，q和v_in2，i为第二种频率输入信号的余弦和正弦项。v_out1+，v_out1-和v_out2+，v_out2-分别为混频器输出信号的I项和Q项。图3中第一、二单边带混频器14、15的晶体管级电路图都是图9的结构。第一单边带混频器14的输出端将连接第二单边带混频器15的相对应输入端。

本发明的频率综合电路43中的两个多路选择器第一、二多路选择器12、13的晶体管级电路图如图11所示。M₅₀和M₅₁、M₅₅和M₅₆、…以及M_n2和M_n3为输入晶体管，M₄₉、M₅₄、…和M_n1为开关管，负责相应信号的接通或关断，M₅₂和M₅₃、M₅₇和M₅₈、…以及M_n4和M_n5管是为了在其所在支路关断时增加输入到输出的隔离度。I为可编程尾电流。v_in1，v_in2…v_inn为n个输入信号，而sel1，sel2…seln为第n个输入信号的选择信号。v_out+和v_out-为输出信号的正负端。实际电路中每一个多路选择器将由两个这样的多路选择器构成以便同时输出每一种频率信号的I和Q信号，送入相应的下一级混频器。

图10为缓冲器电路晶体管级电路图。在电容C₅和C₇以及C₆和C₈之间各加入一个电感L₅和L₆，在高频时，电感电抗较大，可以将C₅和C₇以及C₆和C₈“隔开”，那么C₇和C₈对带宽的影响被电感“隔开”，使得电路带宽展宽。最终输出信号从电感L₅和电容C₇以及L₆和C₈之间取出，二者之间通过分压进行电压分配。在电感、电阻和各电容之间满足一定的关系时，输出频带将被大大展宽。在本图中，v_inb1为输入信号，而v_outb1为输出信号。

频率综合电路43工作时，首先启动整个电路，等锁相环电路10稳定后，通过频率控制字对第一、二多路选择器12、13输出信号的切换，实现14个载波的切换输出。

以下详细介绍本发明的各频率信号形成过程：本发明中，首先锁相环电路10以33MHz的输入信号17为参考时钟，在电路稳定时正交压控振荡器4输出频率为8448MHz的四相正交输出信号，之后顺次相接的各二分频器将分别产生4224、2112、1056、528、264MHz的四相正交输出信号和33MHz的单相信号。通过第一单边带混频器14，直流信号与264MHz的信号混频产生264MHz的输出信号，528MHz的信号与264MHz的信号进行上变频混频产生792MHz的输出信号，1056MHz的信号与264MHz的信号进行上变频混频产生1320MHz的输出信号，2112MHz的信号与264MHz的信号进行下变频混频产生1848MHz的输出信号，如图4(a)所示；通过第二单边带混频器15，8448MHz的信号分别与264MHz、792MHz、1320MHz及1848MHz的信号进行上变频混频得到8712MHz、9240MHz、9768MHz和10296MHz的输出信号，进行下变频混频得到8184MHz、7626MHz、7128MHz和6600MHz的输出信号，4224MHz的信号与264MHz及792MHz的信号进行下变频混频得到3960MHz和3432MHz的输出信号，上变频混频得到4488MHz和5016MHz的输出信号，4224MHz的信号和1320MHz及1848MHz的信号进行上变频混频后得到5544MHz和6072MHz的输出信号，见图4(b)图所示。在本发明中直流信号33为两个不同电平的直流电压。

综上所述，本发明相对于其他方案的优点在于：(1)电路结构简单，只需一个锁相环和2个单边带混频器，两个多路选择器，因而节省功耗和面积；(2)在本发明所用锁相环电路中，只需要二分频电路，所以分频电路设计简单，非线性更低；(3)本发明中，锁相环参考频率只有33MHz，可以直接用高频率稳定度的石英晶体振荡器来产生，进而降低了系统功耗和成本，并可提高频率综合器输出频率的稳定度；(4)在本发明中，通过多路选择器改变单边带混频器输入信号的方法产生所需要的最终频率信号，再经过宽带缓冲器缓冲输出，避免了使用覆盖全部14个中心频率的宽带多路选择器，降低了实现难度。

注意，本发明保护该频率综合器各模块间的连接关系与所需信号的频率产生方式。本电路给出的各模块晶体管级电路只是本发明的一个电路实例，用其他电路形式或使用其他晶体管器件(如三级晶体管)实现本发明中各模块电路也受到本专利保护。在多路选择器中应用与本发明实例不同位数的控制字实现信号选择也属于本发明的保护范围(如两个信号之间的选择可以使用一个信号选择线，也可以使用两个信号选择线，但它们对两个信号的选择效果是一样的)。

Claims (6)

1.一种全频段多带正交频分复用超宽带射频收发机的频率综合器，包括锁相环电路(10)，其特征在于：所述锁相环电路(10)的输出端连接有频率综合电路(43)，锁相环电路(10)的输出端能够同时向频率综合电路(43)输出第一至第六输出信号(22、29、30、31、32、34)，所述第一至第六输出信号(22、29、30、31、32、34)的频率依次由大至小且相邻成两倍关系，所述频率综合电路(43)包括第一、二多路选择器(12、13)、第一、二单边带混频器(14、15)以及一个输出缓冲器(16)；所述第一、二输出信号(22、29)连接到第一多路选择器(12)的输入端，所述第三、第四和第五输出信号(30、31、32)连接到第二多路选择器(13)的输入端，第二多路选择器(13)的输入端还连接有直流信号(33)；所述第六输出信号(34)和第二多路选择器(13)的输出端分别连接到第一单边带混频器(14)的输入端，第一单边带混频器(14)的输出端和第一多路选择器(12)的输出端分别连接到第二单边带混频器(15)的输入端，第二单边带混频器(15)的输出端与输出缓冲器(16)的输入端连接。

2.根据权利要求1所述的频率综合器，其特征在于：所述锁相环电路(10)向频率综合电路(43)输出的第一输出信号(22)的频率为8448MHz。

3.根据权利要求2所述的频率综合器，其特征在于：所述锁相环电路(10)包括鉴频鉴相器(1)、电荷泵(2)、环路滤波器(3)、正交压控振荡器(4)、第一至第五二分频器(5、6、7、8、9)和一个八分频器(11)；所述鉴频鉴相器(1)的输入信号包括参考信号(17)和八分频器(11)的输出信号，鉴频鉴相器(1)的输出端连接电荷泵(2)的输入端，电荷泵(2)的输出端连接环路滤波器(3)的输入端，所述环路滤波器(3)的输出端与正交压控振荡器(4)的输入端连接，正交压控振荡器(4)的输出为第一二分频器(5)提供正反相互补时钟信号，第一二分频器(5)的输出为第二二分频器(6)提供正反相互补时钟信号，第二二分频器(6)的输出为第三二分频器(7)提供正反相互补时钟信号，第三二分频器(7)的输出为第四二分频器(8)提供正反相互补时钟信号，第四二分频器(8)的输出为第五二分频器(9)提供正反相互补时钟信号，第五二分频器(9)的输出为八分频器(11)提供正反相互补时钟信号；所述正交压控振荡器(4)的输出端输出第一输出信号(22)，第一至第五二分频器(5、6、7、8、9)的输出端分别输出第二至第六输出信号(29、30、31、32、34)。

4.根据权利要求3所述的频率综合器，其特征在于：所述第一二分频器(5)是以电阻为负载的二分频器。

5.根据权利要求3所述的频率综合器，其特征在于：所述第二至第五二分频器(6、7、8、9)是以MOS管为负载的二分频器。

6.根据权利要求3所述的频率综合器，其特征在于：所述参考信号(17)是频率为33MHz的参考时钟信号。

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