CN101854180B - 一种条码纠错译码装置 - Google Patents

Abstract

本发明提供一种条码纠错译码装置，包括：码表存储模块、码字提取模块，RS纠错码解码器、译码模块，根据码表利用正确码字获取正确符号字符，其中，RS纠错码解码器包括：先进先出缓冲器、伴随式计算电路、删除位置多项式计算电路、关键方程求解电路、钱搜索电路、错误值计算电路、第一加法器，其中，删除位置多项式计算电路和伴随式计算电路并行设置。通过以上设置，本发明提供的条码纠错译码装置能够在条码解码过程中实现同步进行伴随式计算和删除位置多项式计算，从而加快解码速度。

Description

一种条码纠错译码装置

【技术领域】

本发明属于条码技术领域，特别地，涉及一种条码纠错译码装置。

【背景技术】

条码技术是在计算机技术与信息技术基础上发展起来的一门集编码、印刷、识别、数据采集和处理于一身的新兴技术。条码技术由于其识别快速、准确、可靠以及成本低等优点，被广泛应用于商业、图书管理、仓储、邮电、交通和工业控制等领域，并且势必在逐渐兴起的“物联网”应用中发挥重大的作用。

目前被广泛使用的条码包括一维条码及二维条码。一维条码又称线形条码，是由平行排列的多个“条”和“空”单元组成，条形码信息靠条和空的不同宽度和位置来表达。一维条码只是在一个方向(一般是水平方向)表达信息，而在垂直方向则不表达任何信息，因此信息容量及空间利用率较低，并且在条码损坏后即无法识别。

二维条码是由按一定规律在二维方向上分布的黑白相间的特定几何图形组成，其可以在二维方向上表达信息，因此信息容量及空间利用率较高，并具有一定的校验功能。二维条码可以分为堆叠式二维条码和矩阵式二维条码。堆叠式二维条码是由多行短截的一维条码堆叠而成，代表性的堆叠式二维条码包括PDF417、Code 49、Code 16K等。矩阵式二维条码是由按预定规则分布于矩阵中的黑、白模块组成，代表性的矩阵式二维条码包括Codeone、Aztec、Data Matrix、OR码等。

纠错码在信息技术中广泛应用，一般而言，在发送端发送信息之前，纠错编码器根据要发送的数据信息计算相应的校验码，并把校验码作为冗余检验和数据信息一起组成纠错码，接收端收到纠错码后，通过纠错译码器不仅能自动地发现错误，而且能自动地纠正码字在传输过程中的错误。

RS纠错码(Reed-Solomon error correction，里德-所罗门纠错码)是一种纠错能力很强的循环码，通常符号(N，K)RS的含义如下：N表示码字长度；K表示码字中的信息长度；N-K＝2t表示检验码的符号数，其中t表示能够纠正的码字错误数目。

现有技术中的RS纠错码解码器的编码解码流程如图1所示，在步骤101，首先确定原始信息，在步骤102，对原始信息进行RS编码，以获得RS编码数据，在步骤103，接收端获取RS编码数据，在步骤104，计算伴随式，在步骤105，判断伴随式是否等于0，若判断结果是“否”，则执行步骤106，确认错误多项式和错误位置，并在步骤107中，根据错误位置纠正错误，并在步骤107完成后，执行步骤109，输出信息。

在步骤105中，若判断结果是“是”，则在步骤108获知接收数据与原始数据一致，执行步骤109，将接收信息输出。

在纠错编码代数中，以二进制数字表示的一个数据系列看成一个多项式，例如二进制数字序列10101111可以表示成：

M(x)＝a₇x⁷+a₆x⁶+a₅x⁵+a₄x⁴+a₃x³+a₂x²+a₁x¹+a₀x⁰＝x⁷+x⁵+x³+x²+1

其中，xⁱ表示代码的位置，或某个二进制数位的位置，xⁱ前面的系数a_i表示码的值，若a_i是一位二进制代码，则取值0或1，而M(x)称为信息代码多项式。

对于编码步骤而言，假设输入编码器的序列长度为K，则输入序列的信息代码多项式可表示为：

M(x)＝m_K-1x^K-1+m_K-2x^K-2+...+m₁x+m₀                        (1)

由以上介绍可知，m_i为1或0，xⁱ表示m_i在序列中的位置，i＝0，1，2，...，K-1。

编码器具有以下等式：

x^RM(x)＝α(x)g(x)+R(x)(2)

其中，x^RM(x)表示x^R与M(x)的乘积，R为R(x)的阶数，g(x)为生成多项式，α(x)为x^RM(x)除以g(x)得到的商多项式，R(x)为接收元多项式，为(2)式中定义的余数多项式。

生成多项式g(x)表达式为

其中m_i(x)为最小多项式。其物理意义为，g(x)是由t个最小多项式相乘产生，t为RS纠错码能够纠正的最大错误个数。

编码器输出的序列为T(x)，长度为N，T(x)表示为

T(x)＝M(x)x^N-K+R(x)                               (3)

假设信道产生的错误为E(x)，错误位置多项式E(x)的表达式为

E(x)＝E_N-1x^N-1+E_N-2x^N-2+...+E₁x+E₀                (4)

其中，E_i表示错误值，当E_i为1时表示有错误发生，E_i为0时表示无错误发生。

则接收码元多项式R(x)可表示为

R(x)＝T(x)+E(x)                                   (5)

由式(2)、(3)知

T(x)＝M(x)x^R+R(x)＝α(x)g(x)                      (6)

即T(x)能被α(x)整除。

定义伴随式S_i，即S₀，...，S_2t-1，t为RS纠错码能够纠正的最大错误数。伴随式的表达式为

S_i＝E(αⁱ)＝R(αⁱ)                                (7)

其中α是对应的迦罗华域(Galois Field，GF)的元素。接收码元多项式可以表示为

R(x)＝r_N-1x^N-1+r_K-2x^K-2+...+r₁x+r₀                (8)

其中，r_j表示输入序列{r_N-1，r_N-2，...，r₁，r₀}的一位，为1或0，x^j表示r_j在序列中的位置，j＝0，1，2，3...，N-1。

根据霍纳算法(Horner)，以及式(7)、(8)，现有技术中提出如下伴随式的算法：

S_i＝R(xⁱ)＝r_N-1(αⁱ)^N-1+r_N-2(αⁱ)^N-2+...+r₁(αⁱ)+r₀

＝((r_N-1(αⁱ)+r_N-2)(αⁱ)+...+r₁)(αⁱ)+r₀          (9)

其中，i＝1，2，...，2t。

图2示出了现有技术提供的计算伴随式(9)的电路结构，图中每个时钟周期从加法器204处输入1位数据(input)，并且此时控制位(control)控制选择器203，使得寄存器输出的值传递到加法器204中，从而使输入的1位数据与之相加，相加后的结果通过乘法器201进行一次常数乘法运算，运算结果反馈回寄存器202，在下一个时钟周期与加法器204处的输入数据累加，不断累加后，当需要校验的数据输入完成以后通过控制位关闭选择器203，此时寄存器202输出的结果就是输入序列的伴随式值。伴随式的计算采用串行输入，采用这种方式的计算只需要一个常数乘法器和一个加法器就能够计算S_i，但是这种电路结构运算速度偏慢，并且需要2t个以上电路才能分别计算S₁-S_2t的值，造成操作不便、电路结构复杂。

另外，删除位置是解码器拒绝读取的码字，在条码解码过程中，部分码字在提取过程中可能会因为污损等原因而被解码器拒绝读取，从而将该码字标识为空码，即删除位置。现有的RS纠错码解码器在计算伴随式时，会将删除位置译码出错的位置计算放在伴随式的前一步(或后一步)进行，虽然解码后的信息与原始信息一致，但是在删除位置译码出错的位置计算与伴随式计算不同步进行，会延长解码时间。

因此，针对现有技术存在的以上不足，亟需提供一种条码纠错译码装置，能够实现同步进行伴随式计算和删除位置多项式计算，从而加快解码速度。

【发明内容】

本发明提供了一种条码纠错译码装置，以克服上述问题。

本发明提供了一种条码纠错译码装置，包括：码表存储模块，存储表示符号字符与码字对应关系的码表；码字提取模块，根据码表利用接收的符号字符获取初始码字；RS纠错码解码器，对初始码字进行RS纠错处理，以获取正确码字；译码模块，根据码表利用正确码字获取正确符号字符，并对正确符号字符进行译码来获得条码信息；其中，RS纠错码解码器包括：先进先出缓冲器，用于缓冲接收的初始码字；伴随式计算电路，用于根据初始码字计算伴随式；删除位置多项式计算电路，用于根据初始码字的删除位置计算删除位置多项式，修正伴随式计算电路，根据伴随式和删除位置多项式计算修正伴随式；关键方程求解电路，根据修正伴随多项式和删除位置多项式计算错误位置多项式和错误多项式；钱搜索电路，根据错误位置多项式计算错误位置多项式的根，以获得错误位置；错误值计算电路，根据错误多项式和删除位置多项式计算错误/删除位置多项式，根据错误/删除位置多项式以及错误位置利用Forney公式计算出错误值和删除值；第一加法器，缓冲的初始码字经第一加法器与错误值和删除值相加，从而获得正确码字；其中，删除位置多项式计算电路和伴随式计算电路并行设置。

根据本发明之一优选实施例，伴随式计算电路包括：数据存储器，至少包括2t个内存地址，用于存储2t个数据单元；乘法器，用于依次将从数据存储器读出的第i个内存地址的数据单元与αi相乘，以获取相乘结果，其中i为整数，1≤i≤2t；第二加法器，用于依次将相乘结果与输入到伴随式计算电路的N个初始码字中的第j+1个初始码字r_N-1-j相加，以获取相加结果，并将相加结果保存至数据存储器的第i个内存地址，其中j为对数据存储器的全部2t个内存地址进行读取的次数，j为整数，1≤j≤N-1，其中在初始化时将数据单元设置成伴随式计算电路接收到的N个初始码字中的第1个初始码字r_N-1。

根据本发明之一优选实施例，数据存储器为双口数据存储器，包括读地址端口、写地址端口、读取端口以及写入端口，其中读地址端口输入的读地址首先指向2t个内存地址中的第1个内存地址，每个时钟周期加1，直至经历2t个时钟周期，从而遍历2t个内存地址；写地址端口输入的写地址首先指向2t个内存地址中的第1个内存地址，每个时钟周期加1，直至经历2t个时钟周期，从而遍历2t个内存地址；读取端口用于读取读地址指向的内存地址内的数据；写入端口向写地址指向的内存地址写入数据。

根据本发明之一优选实施例，数据存储器进一步包括：控制器，用于控制读地址端口、写地址端口、读取端口以及写入端口的工作。

根据本发明之一优选实施例，控制器判断写地址或读地址是否指向第2t+1个内存地址，若判断结果为“是”，则控制器控制写地址或读地址指向第1个内存地址。

根据本发明之一优选实施例，控制器判断j是否等于N-1，若判断结果为“是”，则从2t个内存地址中分别得到伴随式。

根据本发明之一优选实施例，α对应于不同标准取值为不同的常数。

根据本发明之一优选实施例，在初始化时将数据单元设置成RS纠错码解码器接收到的第1个码字r_N-1。

通过以上设置，本发明的条码纠错译码装置，能够实现同步进行伴随式计算和删除位置多项式计算，从而加快解码速度。

【附图说明】

图1示出了现有技术中的RS纠错码的编码解码流程。

图2示出了现有技术提供的计算伴随式的电路结构。

图3是本发明的条码纠错译码装置的电路连接框图。

图4是本发明的条码纠错译码装置中的RS纠错码解码器的电路连接框图。

图5是本发明的条码纠错译码装置中的RS纠错码解码器的工作流程图。

图6是本发明的条码纠错译码装置的RS纠错码解码器中的伴随式计算电路的电路连接框图。

图7是本发明的条码纠错译码装置的RS纠错码解码器中的伴随式计算电路的串行数据输入方式示意图。

图8是本发明的条码纠错译码装置的RS纠错码解码器中的伴随式计算电路的工作流程图。

【具体实施方式】

有关本发明的特征及技术内容，请参考以下的详细说明与附图，附图仅提供参考与说明，并非用来对本发明加以限制。

图3是本发明的条码纠错译码装置的电路连接框图。如图3所示，本发明的条码纠错译码装置包括码字提取模块801、RS纠错码解码器802、译码模块803以及码表存储模块804。

其中，码表存储模块804存储表示符号字符与码字对应关系的码表；码字提取模块801根据码表利用接收的符号字符获取初始码字；RS纠错码解码器802对初始码字进行RS纠错处理，以获取正确码字；译码模块803根据码表利用正确码字获取正确符号字符，并对该正确符号字符进行译码来获得条码信息。

其中，码表存储模块804将码表存储于ROM(Read-Only Memory，只读内存)中，码字提取模块801可根据扫描条空间隙得出的符号字符从ROM中查询码表，获取初始码字，译码模块803根据码表利用正确码字可获取正确符号字符，对正确符号字符进行译码来获得条码信息。

图4是本发明的条码纠错译码装置中的RS纠错码解码器802的电路连接框图。如图4所示，本发明的RS纠错码解码器802包括先进先出缓冲器601、加法器602、伴随式计算电路603、修正伴随式计算电路604、关键方程求解电路605、错误值计算电路606、删除位置多项式计算电路607、钱搜索电路608。

图5是本发明的条码纠错译码装置中的RS纠错码解码器802的工作流程图。首先，在步骤701，根据接收的初始码字r(x)利用伴随式计算电路603计算伴随式S(x)，同时根据接收的初始码字r(x)的删除位置利用删除位置多项式计算电路607计算删除位置多项式Λ(x)。

在步骤702，由根据伴随式S(x)和删除位置多项式Λ(x)利用修正伴随式计算电路604计算出修正的伴随多项式T(x)。

在步骤703，由T(x)和Λ(x)，利用关键方程求解电路605通过MEA(欧几里德算法)算法解关键方程，得到错误位置多项式σ(x)和错误多项式ω(x)。

在步骤704，利用钱搜索电路608计算出σ(x)的根，从而得出错误位置。

在步骤705，根据ω(x)和Λ(x)利用错误值计算电路606计算出错误/删除位置多项式ψ(x)。

在步骤706，错误值计算电路606根据ψ(x)和错误位置利用Forney公式计算出错误值和删除值，并将其与初始码字r(x)透过加法器602相加，得到正确的码字，其中原来的初始码字r(x)经先进先出缓冲器601缓冲后再输入加法器602，目的在于延迟初始码字r(x)输入加法器602时间，与错误值计算电路606的输出结果同步。

值得注意的是，RS纠错码解码器802将伴随式计算电路603与删除位置多项式计算电路607并行设置，从而节省了运算时间，提高了解码效率。

以下将详细介绍伴随式计算电路603的电路结构。

图6是本发明的条码纠错译码装置的RS纠错码解码器802中的伴随式计算电路603的电路连接框图。如图6所示，RS纠错码解码器802中的伴随式计算电路603包括乘法器301、加法器302、数据存储器303、控制器306、第一数据输入端304以及第二数据输入端305。

其中，数据存储器303优选为双口数据存储器，包括读地址端口(即图3中所示的raddr)、读取端口(即图3中所示的rdata)、写地址端口(即图3中所示的waddr)以及写入端口(即图3中所示的wdata)，当读地址端口输入的读地址指向数据存储器303的某一内存地址时，可利用读取端口将该内存地址中存储的数据读出，同样地，当写地址端口输入的写地址指向数据存储器303的某一内存地址时，可利用写入端口向该内存地址写入数据。值得注意的是，可用控制器306产生读地址与写地址，并控制读地址端口、写地址端口以及控制读取端口和写入端口的工作。

本发明所揭示的RS纠错码解码器的伴随式计算电路603在开始时会对数据存储器303进行初始化，其中在初始化时执行以下操作：依次在数据存储器303的2t个内存地址1-2t(其中内存地址1，2，3，...，2t仅为了便于说明而编号，其与实际内存地址不对应)输入数据单元，通常而言初始化时输入的数据单元为第一个码字r_N-1。

读地址从第1个内存地址1开始，每个时钟周期加1，直至经历2t个时钟周期，从而遍历全部2t个内存地址1-2t，其中读地址加1的动作由控制器306所控制。

读取端口读取读地址指向的内存地址内的数据单元，如当读地址指向内存地址1，读取端口可读取内存地址1内存储的数据单元，并将其输入到乘法器301，其中读取端口读取数据的动作由控制器306所控制。

写地址从第1个内存地址1开始，每个时钟周期加1，直至经历2t个时钟周期，从而遍历全部2t个内存地址1-2t，其中写地址加1的动作由控制器306所控制。

写入端口向写地址指向的内存地址写入由加法器302输出的数据单元，如当写地址指向内存地址1，写入端口可将加法器302输出的数据单元写入至内存地址1的内存空间进行数据存储，其中写入端口写入数据的动作由控制器306所控制。

第一输入端304和第二输入端305可进行串行数据输入，第一串行数据与第二串行数据按位数分别同步输入至第一数据输入端304和第二数据输入端305，即当分别输入第一串行数据和第二串行数据至第一输入端304和第二输入端305时，该两组串行数据根据时钟周期同步，可在一个时钟周期内，分别同时输入一位串行数据至第一输入端304和第二输入端305。

图7是本发明的条码纠错译码装置的RS纠错码解码器802中的伴随式计算电路603的串行数据输入方式示意图。请参考图7，在图7中，第一串行数据404和第二串行数据405为分别输入至第一输入端304和第二输入端305的串行数据，如图8中所示，串行数据的输入以2t个时钟周期为一个循环，共有N-1个循环。第一串行数据404和第二串行数据405根据伴随式计算公式

S_i＝(...(r_(N-1)αⁱ+r_(N-2))αⁱ+r_(N-3))αⁱ......+r₁)αⁱ+r₀

定义，其中，i＝1，2，...，2t。符号α为是对应的迦罗华域(Galois Field，GF)乘法GF(2^m)的元素，实际计算时可根据相应标准定义为一常数，而r₀-r_N-1为RS纠错码解码器接收到的码字，其中r_N-1是接收到的第一个码字，r₀是接收到的最后一个码字。

在第一个2t时钟周期内，第一串行数据404输入至第一数据输入端304的串行数据分别为：α、α²、α³、...、α^2t，第二串行数据405输入至第二数据输入端305的串行数据分别为：r_N-2、r_N-2、r_N-2、...、r_N-2。

在第二个2t时钟周期内，第一串行数据404输入至第一数据输入端304的串行数据分别为：α、α²、α³、...、α^2t，第二串行数据405输入至第二数据输入端305的串行数据分别为：r_N-3、r_N-3、r_N-3、...、r_N-3。

同样地，在第N-1个2t时钟周期内，第一串行数据404输入至第一数据输入端304的串行数据分别为：α、α²、α³、...、α^2t，第二串行数据405输入至第二数据输入端305的串行数据分别为：r₀、r₀、r₀、...、r₀。

乘法器301依次将从数据存储器303读出的第i个内存地址的数据单元与αⁱ相乘，以获取相乘结果，其中i为整数，1≤i≤2t；

加法器302依次将相乘结果与输入到伴随式计算电路的N个初始码字中的第j+1个初始码字r_N-1-j相加，以获取相加结果，并将相加结果保存至数据存储器303的第i个内存地址，其中j为对数据存储器303的全部2t个内存地址进行读取的次数，j为整数，1≤j≤N-1。

图8是本发明的条码纠错译码装置的RS纠错码解码器802中的伴随式计算电路603的工作流程图。以下将参考图8对伴随式计算电路603的工作流程作详细介绍。

如图8所示，在步骤501，执行初始化操作，即向内存地址1-2t输入r_N-1，并且设置外循环计数变量j等于1，另外设置变量i＝1，其中i用于表示正在进行操作的内存地址，j用于统计对数据存储器的全部2t个内存地址进行读取的次数，以上操作在控制器306的控制下完成。

在步骤502，令数据存储器303的读地址和写地址指向内存地址i。

在步骤503，读取端口根据读地址读取内存地址i中的数据单元至乘法器301。

在步骤504，从第一数据输入端304输入一个第一串行数据αⁱ至乘法器301，从第二数据输入端305输入一个串行数据r_N-1-j至加法器302。

在步骤505，乘法器301将αⁱ与数据单元相乘得到相乘结果。

在步骤506，加法器302将r_N-1-j与相乘结果相加得到相加结果。

在步骤507，写入端口根据写地址将相加结果写入至内存地址i。

在步骤508，对i进行自加1处理。

在步骤509，判断i是否等于2t+1，若判断结果是“否”，则跳至步骤502。

若判断结果为“是”，则执行步骤510，将i设置为1，将j进行自加处理。

在步骤511，判断j是否等于N-1，若判断结果是“是”，则在步骤512中得到伴随式。

若判断结果是“否”，则跳至步骤502。

因此，通过上述N-1次运算，数据存储器303的2t个内存地址中存储的数据单元s₁至s_2t分别是：

s₁＝(...(r_(N-1)α+r_(N-2))α+r_(N-3))α......+r₁)α+r₀

s₂＝(...(r_(N-1)α²+r_(N-2))α²+r_(N-3))α²......+r₁)α²+r₀

s₃＝(...(r_(N-1)α³+r_(N-2))α³+r_(N-3))α³......+r₁)α³+r₀

s_2t＝(...(r_(N-1)α^2t+r_(N-2))α^2t+r_(N-3))α^2t......+r₁)α^2t+r₀

即：

s_i＝(...(r_(N-1)αⁱ+r_(N-2))αⁱ+r_(N-3))αⁱ......+r₁)αⁱ+r₀    (9)

其中，i＝1，2，...，2t。因而，数据单元s₁，s₂，s₃，...，s_2t对应于式(9)中的各伴随式S₁，S₂，S₃，...，S_2t。伴随式计算电路603具有运算速度快、电路结构简单、操作方便的优点。

通过以上设置，本发明的条码纠错译码装置可能够实现同步进行伴随式计算和删除位置多项式计算，从而加快解码速度。另外，改进的伴随式计算电路可提高解码效率。

以上参照附图说明了本发明的各种优选实施例，但是只要不背离本发明的实质和范围，本领域的技术人员可以对其进行各种形式上的修改和变更，都属于本发明的保护范围。

Claims (7)

1.一种条码纠错译码装置，其特征在于，包括：

码表存储模块，存储表示符号字符与码字对应关系的码表；

码字提取模块，根据所述码表利用接收的符号字符获取初始码字；

RS纠错码解码器，对所述初始码字进行RS纠错处理，以获取正确码字；

译码模块，根据所述码表利用所述正确码字获取正确符号字符，并对所述正确符号字符进行译码来获得条码信息；

其中，所述RS纠错码解码器包括：

先进先出缓冲器，用于缓冲接收的初始码字；

伴随式计算电路，用于根据所述初始码字计算伴随式；

删除位置多项式计算电路，用于根据所述初始码字的删除位置计算删除位置多项式，

修正伴随式计算电路，根据所述伴随式和所述删除位置多项式计算修正伴随式；

关键方程求解电路，根据所述修正伴随多项式和所述删除位置多项式计算错误位置多项式和错误多项式；

钱搜索电路，根据错误位置多项式计算错误位置多项式的根，以获得错误位置；

错误值计算电路，根据错误多项式和删除位置多项式计算错误/删除位置多项式，根据错误/删除位置多项式以及所述错误位置利用Forney公式计算出错误值和删除值；

第一加法器，缓冲的所述初始码字经所述第一加法器与所述错误值和删除值相加，从而获得所述正确码字；

其中，所述删除位置多项式计算电路和所述伴随式计算电路并行设置。

2.根据权利要求1所述的条码纠错译码装置，其特征在于，所述伴随式计算电路包括：

数据存储器，至少包括2t个内存地址，用于存储2t个数据单元；

乘法器，用于依次将从所述数据存储器读出的第i个内存地址的数据单元与串行数据αⁱ相乘，以获取相乘结果，其中i为整数，1≤i≤2t，α是迦罗华域的元素；

第二加法器，用于依次将所述相乘结果与输入到所述伴随式计算电路的N个初始码字中的第j+1个初始码字r_N-1-j相加，以获取相加结果，并将所述相加结果保存至所述数据存储器的第i个内存地址，其中j为对所述数据存储器的全部2t个内存地址进行读取的次数，j为整数，1≤j≤N-1，其中在初始化时将所述数据单元设置成所述伴随式计算电路接收到的N个初始码字中的第1个初始码字r_N-1。

3.根据权利要求2所述的条码纠错译码装置，其特征在于，所述数据存储器为双口数据存储器，包括读地址端口、写地址端口、读取端口以及写入端口，其中所述读地址端口输入的读地址首先指向所述2t个内存地址中的第1个内存地址，每个时钟周期加1，直至经历2t个时钟周期，从而遍历所述2t个内存地址；所述写地址端口输入的写地址首先指向所述2t个内存地址中的第1个内存地址，每个时钟周期加1，直至经历2t个时钟周期，从而遍历所述2t个内存地址；所述读取端口用于读取所述读地址指向的内存地址内的数据；所述写入端口向所述写地址指向的内存地址写入数据。

4.根据权利要求3所述的条码纠错译码装置，其特征在于，所述数据存储器进一步包括：控制器，用于控制所述读地址端口、所述写地址端口、所述读取端口以及所述写入端口的工作。

5.根据权利要求4所述的条码纠错译码装置，其特征在于，所述控制器判断所述写地址或所述读地址是否指向第2t+1个内存地址，若判断结果为“是”，则所述控制器控制所述写地址或所述读地址指向所述第1个内存地址。

6.根据权利要求4所述的条码纠错译码装置，其特征在于，所述控制器判断所述j是否等于N-1，若判断结果为“是”，则从所述2t个内存地址中分别得到伴随式。

7.根据权利要求2所述的条码纠错译码装置，其特征在于，在初始化时将所述数据单元设置成所述RS纠错码解码器接收到的第1个码字r_N-1。

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